PCB布局布线

1、 数字地和模拟地尽量分开，以保证数字部分和模拟部分能够有各自的回流路径。但是最终需要将数字地和模拟地连接在一起，可以在电源处单点连接，也可在ADC处单点连接。设计之初最好在电源处和ADC处都流出连接的位置，在实际调试时再确定在哪单点连接。2、 信号线，如果速度大于100MHz，则一根信号线上的过孔最好不要超过两个，过孔不能太小，一般，10个mil的孔径即可。地的过孔，适当的多一些会减少地回路和阻抗。放的原则是就进器件。3、 高速设计不用分数字地和模拟地。4、 参考0.15线宽(mm)=A，这时最大电流。设计时候不能用熔断电流做预算。这样就是铜线的截面积。5、 一般高速设计在30MHz的速度，就要考虑对电路进行仿真了。在线问答：关于本次在线座谈如有问题，可点击这里继续提问！主持人：ChinaECNet各位听众（网友），上午好！欢迎参加中电网在线座谈。今天，我们有幸邀请到ADI公司的专家就“新型改进的高速印制电路板（PCB）布线实践指南”举行在线座谈。在座谈中，您可就您关心的问题与ADI公司的专家在线进行直接、实时的对话交流。中电网衷心希望通过大家的共同努力，不仅能够增进各位听众（网友）对“新型改进的高速印制电路板（PCB）布线实践指南”的了解和掌握，而且能够为大家事业的发展带来裨益。2009-1-6 10:10:40问：qizhi_liu对于一个采集卡使用多个高速ADC芯片的设计，一般应分别把其AGND和DGND分别连到一起或平面，然后再把二者连接到一起。我们的问题是，当不是一个卡上的多个ADC，而是多个带有独立ADC的采集卡时，如果安排各自的AGND和DGND平面，如果最后连接各卡的AGND和DGND平面？谢谢！答：Fountain对于高速电路设计，不建议划分模拟地和数字地； 对于精密的应用，最好从背板开始划分AGND and DGND， 不同的板卡的模拟部分和数字部分分别接到背板的模拟or数字部分，最后单点共地2009-1-6 10:31:53问：st168您好！请问在设计一块高速的电路板时，在布线方面需要注意那些事项？如何布线减小电磁干扰？答：Neil对于高速电路板的设计要注意各种寄生参数，对于高速信号线而言要尽量走的短一些，且要走直线，对于差分的高速信号线，要注意紧耦合和走线等长的问题，对于高速信号线还要注意不同模型的区别，我们的幻灯片有介绍对于RF信号线如何走，以及如何设计RF板，可以考虑用地屏蔽的方法来减小电磁干扰。2009-1-6 10:32:39问：zdwupk我从事仪表的设计，有时候焊接的印制板会出现一些奇怪的现象，比如说振铃现象，但不是每块电路都会出现，还有就是同一个电路不同的人设计参数就需要进行调整。怀疑是印制板设计不合适造成的，希望能够得到贵公司的设计经验。答：ChilannI think this is due to the variation in inductance on the solder point at the amplifier output. Sometimes, even putting a little more solder can change the inductance in the feedback pin, thus affecting the performance of the filter, or maybe you are using a standard pinout board at high speed which is not maximized for low distortion performance. I suggest doing a simulaion in MultiSim, adjust inductance at the output lead can see whether you are seeing the same thing for the current board you are using. I am also curious, which evaluation board are you using? We do have new evaluation boards that we have minimized the capacitive and inductive effect. You can go to our product page /eval-fltr to check it out. You may also wanna consider our low distotion amps with the low distortion pinout board. Regards,ChilannRegards,Chilann2009-1-6 10:34:25问：weizj1请问，使用高速模拟开关比如ADG751，如何消除开关接通和断开导致的过冲、下冲和振铃？一直没查到这方面的资料，评估版的电路都是直接把开关两端连接信号的。答：Yonghua您好，你可以使用电路等效模型来分析，开关的等效模型，系统的等效模型，线路的电感，电容等效模型。一般来说，减小线路的电感特性能减小开关开通，关断的过冲等，谢谢！2009-1-6 10:37:55问：crown1021减小寄生电容有一种方法是去掉地平面，而减小寄生电感有一种方法是使用地平面，这两者之间怎样选择，才能达到最优？谢谢答：Nicolle这主要看哪个参数会对电路性能引起更大的影响。需要看具体的情况。2009-1-6 10:40:49问：wdyjz为AD专门开发的multisim和NI的multisim里面有多大的差别？ADI公司的元件库一样吗？答：Raven专门为ADI开发的版本元件库会更全，不过专门为ADI开发的这个版本不能导入新器件。2009-1-6 10:42:48问：xiaoxiaowcf除了用multisim进行仿真，还有没有其他的好用的仿真软件。答：Raven其实仿真软件有很多，不过multisim是我们推荐的软件，因为很多现成的器件都在里面有库，您可以直接调用2009-1-6 10:43:41问：linbizhong高速PCB与普通的PCB有什么不一样？如果设计不可靠，会有什么问题吗？什么样的PCB叫高速PCB?答：Neil举个简单的例子，一般高速PCB都是多层板，因为除了要考虑将所有的信号线都走下外，还要考虑电路板要有单独的电源平面和地平面，对于高频电路板，电源和地是同等重要的。在高速PCB走线中，要还考虑阻抗匹配的问题，且对高速PCB而言，寄生参数的影响是很大的。如果向设计普通低频PCB板一样来设计高速PCB板，就会影响电路性能，达不到预期的要求，如果您的电路板需要处理的信号是高频信号，那您设计的电路板就是高速PCB。2009-1-6 10:43:59主持人：ChinaECNet我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。2009-1-6 10:46:56问：hutiansheng主持人您好：很高兴有机会参见提问。1.请问PCB track 线 在高频电路的设计技巧（如何走线，走线结构等)2.一个系统中有或是一个PCB板上要容纳功率电路（50A，220V），模拟电路，数字控制电路（CPU等），小信号检测电路，多路传感器信号处理电路，DC/DC, V/F 变换，要求用双层板绘制，有无切实可行的技巧，请详细指点。谢谢答：Fountain1）对于高频布线，不建议划分模拟地及数字，因为对于高速设计，寄生参数比较丰富，如果划分不好，容易造成电流回路的改变，因为布线的根本原则是让回路电流最小2）PCB的划分主要是把模拟、数字、时钟、大功率器件的布局分开，如果只有两层板，如果系统精度要求不高/速度又不高的话，可能还勉强可以接受，但是精度少高就难以满足；建议模拟电路离其他电路远些，同时板子的空白地方一定要布上地，模拟与数字的连接部分的数据线上面加上0欧姆的电阻2009-1-6 10:47:58问：hfxin2001你好，第45页的语音解释是否有无？A和B图都是使用探头地环线测试的吧，引起差异的原因仅是RC布局不同造成的吧？答：RavenA图是使用示波器探头的地线，夹在地上测试的结果，B图是探头直接用旁边的地靠在地平面上的结果。您可以参考44图。2009-1-6 10:48:36问：sdhdshang有一块4层板，层叠次序如下：信1地电源信2，但有好几组电源，有3.3V,5V,12V,-12V等,这么多电源在电源层上分隔不了时，该怎么分配它们？答：Yonghua你可以在电源层布比较粗的走线经过过孔到各个需要供电的芯片，在各个芯片的电源管脚处加去藕电容。在电源的产生出加较大的滤波电容。电源的回路尽量短，电流越大，相应电源的走线越粗。谢谢！2009-1-6 10:48:40问：crown1021减小寄生电容有一种方法是去掉地平面，而减小寄生电感有一种方法是使用地平面，这两者之间怎样选择，才能达到最优？答：ChilannHi, This is a very good question. We were working on that on our active filter evaluation boards. According to our experience, it was a trial and error procedure in the board layout. In our first iteration of the filter board layout, we removed the whole ground plane under the chips, the resistors and capacitors that were used with the amplifiers. We didnt yield very good result, because we saw inductance at high frequencies. We then removed only the ground plane under the chip and its lead. The result was it reduced the inductance effect at high freuencies and improved cuttoff frequency. We investigated why under MultimSim, and it turns out it was the parasitic inductance at one of the resistor that lead to the degradation in performance. Therefore, I suggest the best thing for you to do is do add parasitics at different nodes at your circuit, see the degradation of performance in simulation. According to those information, you can decide where is best to cut off ground plane. You may need to do a second iteration. I hope this helps. Regards,Chilann2009-1-6 10:48:46问：liushangqing对于高速印制电路板中的电阻匹配问题怎么处理？答：Nicolle如幻灯片中介绍的，如果使用微带线或带状线传输，需要考虑线宽，线厚，线间距等参数。另外，有时需要增加一些阻抗匹配的网络，通常器件的数据手册会给出一些推荐的元件取值，也可以根据smith圆图来进行计算。2009-1-6 10:49:19问：hyjhuhuan我想咨询以下ad7656布线的问题？需要注意那些，有demo吗答：FountainAD7656有评估板和PCB布线的pdf文件，你可以从ADI网站上下载；AD7656要求的去耦电容较大，一般每个AVCC都要加上10uF和0.1uF,推荐你用AD7656-1，与AD7656管脚兼容，不需要特别注意去耦；2009-1-6 10:51:19问：yangji19861125为什么在电源引脚通常选用0.1uF和10uF共同使用，为什么不用其他？答：Raven这两个电容式用来滤除电源上的噪声的，使用0.1uF和10uf的可以滤掉更宽频带的噪声。您可以参考1518页的内容2009-1-6 10:52:13问：crown1021请问高速PCB设计目前主要使用哪些EDA软件？各有何特色？ADI推荐使用哪种设计工具？谢谢答：Raven我们推荐您使用ADI版本的multisim，您可以免费下载。2009-1-6 10:53:33主持人：ChinaECNet各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。2009-1-6 10:54:16问：steven_wgq在高速通信中，如何对差分信号进行布线？有什么需要特别注意的吗？答：Raven差分线最好等长，走线的时候要等间距，尽量避免过孔，走线附近最好不要有强干扰的器件为最好。2009-1-6 10:54:45问：xl_cumt如何解决ADC和DAC电源上太多的噪音？这种噪音既影响自身的性能，又对外影响其它的单元。答：DavidDC-DC由于结构上的原因，噪声比较大，虽然输出会作滤波，但仍然会对模拟电路造成影响，尽量使用LDO低噪声的电源。2009-1-6 10:54:53问：liushangqing一般情况下，寄生电感的主要来源在于走线的长度和宽窄,那么减小寄生电感的时候是不是要考虑使用地平面?答：ChilannYes.2009-1-6 10:55:02问：seminarryl在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请问在高速（100MHz)高密度PCB设计中有哪些技巧?答：Nicolle走线之间的干扰，在设计高速高密度PCB时需要特别注意的，因为它对时序与信号完整性有很大的影响。所以，即使是PCB尺寸和形状有限制的情况下，一些基本的布线原则还是要尽量遵守。比如： 1.控制走线特性阻抗的连续与匹配。 2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。2009-1-6 10:55:16主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 10:55:28问：topone系统始终如果在几十M，甚至上百M的应用，请问使用ADC时，是否有必要隔离数字地和模拟地？如果有多片ADC，相隔较远，怎样隔离比较妥当？答：Yonghua对于高频PCB layout，我们推荐是就近打过孔接入地平面，这样可以减小线路的电感效应。多片ADC也是一样，就近接地，谢谢！2009-1-6 10:55:52问：sheldon减小寄生电容需要去掉焊盘下的地，而减小寄生电感则需要地平面，如何平衡这两者的矛盾？答：ChilannHi, This is a very good question. We were working on that on our active filter evaluation boards. According to our experience, it was a trial and error procedure in the board layout. In our first iteration of the filter board layout, we removed the whole ground plane under the chips, the resistors and capacitors that were used with the amplifiers. We didnt yield very good result, because we saw inductance at high frequencies. We then removed only the ground plane under the chip and its lead. The result was it reduced the inductance effect at high freuencies and improved cuttoff frequency. We investigated why under MultimSim, and it turns out it was the parasitic inductance at one of the resistor that lead to the degradation in performance. Therefore, I suggest the best thing for you to do is do add parasitics at different nodes at your circuit, see the degradation of performance in simulation. According to those information, you can decide where is best to cut off ground plane. You may need to do a second iteration. I hope this helps. Regards,Chilann2009-1-6 10:56:55问：qqwizard在高速板中,如果线长超过按(1/3-1/2)脉冲上升沿计算的线长时,如何布线.在嵌入式系统中,如果地址和数据线较长,怎样保证线的等长?谢谢!答：Lan如果线长超过按脉冲上升沿计算的频率换算的波长的1/8，就一定要按照传输线来设计。模拟线按照50ohm匹配来做，数据线在源端串小电阻。电阻值最好等于线特征阻抗，但远端一般不加匹配电阻所有数据线过孔数量相等，长度做等长。时钟线等长或根据需要做延长或缩短2009-1-6 10:57:10问：wgz2008基于多通道及速度的原因我选择了贵公司的AD7731作为电子秤的AD，用了共三片，设计时按照英文文档上推荐的电路搞的原理图，PCB设计时也参照了相关的要点，比如滤波，分割地，一点连接等，但是现在误差很大，是不是我选的这个AD用于电子秤不太合适呢？多片AD的接地策略是什么答：Fountain电子秤的设计推荐使用AD7190，目前是业界最低噪声的ADC；如果已经使用了AD7731，推荐你参考AD7731的评估板pdf文档，来确定模拟地与数字地如何划分(AD7705 EVB)也可；对于多片ADC的接地问题，在没有过多经验的情况下，建议你多留几个接地焊点进行测试，选最优的2009-1-6 10:57:28主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 10:58:40问：steven_wgq在最近设计的双层板中，时钟电源有去耦电容，可是PCB上的电源还是被时钟所干扰，是不是由于顶层的电源走线经过底层时钟芯片的原因？答：David有可能是。时钟的边沿比较陡，容易干扰到别的信号线。您可以先把该电源线断开，看问题是否还存在。2009-1-6 10:59:02问：Andrew_yukai请问，在高速布线时，蛇形线的应用需要注意哪些问题？答：Neil很多时候走蛇形线是为了滤波，阻抗匹配的问题，所以要注意蛇形走线是不是与你要匹配的信号线等长的问题，还要考虑蛇形走线所引进的分布参数问题。2009-1-6 10:59:15问：topone请问对于重的负载，电流在1A左右，将电源芯片放在PCB正面和背面除了生产上焊接和调试时点接测试点不便之外，还有没有什么其他的负面影响，尤其是对信号质量有没有什么影响？如果不是电源，而是其他芯片呢？如SDRAM,FLASH等等呢？答：Yonghua不会有什么影响，只要你在设计电源时保证回路短就可以了，另外PCB的走线保证能通过1A的电流。其他芯片也一样，正反面不会有区别的！谢谢！2009-1-6 11:01:34问：suenlei如何在布线中保持两个通道信号传输的相位一致性？比如，两个通道相位抖动不超过50PS？答：Fountain最基本的要求自然是等长等形，对于器件的选择一定选择多通道在同一个封装的，这样可以保持相位的一致性；而对于jitter，看你的应用像是时钟，推荐你使用AD9518，附加抖动都是225fs;Channel-to-channel skew paired outputs 10 ps2009-1-6 11:02:00主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:02:37问：老刘1968高速印制板布线的注意事项和一般规则？（常识性和规律性的）如何利用好多层板进行高速印制板布线？答：Neil我们PPT中讲到了很多的注意事项，您也可以参见PPT后面所列出的参考文档。对于多层板的设计，一般是一层信号线，一层地平面，或者是一层电源平面。2009-1-6 11:03:19问：dreamriver高密度集成的单芯片上复合了模拟和数字部分应该如何考虑,有什么特殊安排.另外板上天线对于布线有什么要求?答：David混合芯片一般会对模拟数字部分进行结构上的分离，这就意外着模拟和数字部分的管脚也是分离的，这样我们就可以方便的对地进行分离，最后在混合芯片的下面将两块地连接。但对于高速的ADC，不建议用户对地进行分割。天线属于射频范畴，天线应与PCB上的其他部分电路距离远些。2009-1-6 11:03:32问：qizhi_liu对于使用多个带有独立ADC或DAC的采集卡组成的系统，各个卡的AGND和DGND如何连接？谢谢答：Fountain对于高速电路设计，不建议划分模拟地和数字地； 对于精密的应用，最好从背板开始划分AGND and DGND， 不同的板卡的模拟部分和数字部分分别接到背板的模拟or数字部分，最后单点共地2009-1-6 11:03:43问：wjungang对于有模拟和数字电路混合在一起的高速AD采样电路，如何减小地反弹噪声对采样的干扰？答：Lan数据线串小电阻减小驱动门对数据线寄生电容充电电流，控制上升沿速度（FPGA或某些高速A/D，D/A），然后增大接地和电源线线宽，尽可能用地平面或者电源平面。退耦电容尽可能靠近电源脚2009-1-6 11:04:00主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:04:01问：xl_cumt从布板方面考虑，有什么方法可以有效降低开关电源在其开关频率上的对外辐射？答：Yonghua从布板方面考虑，可以通过减小电流回路，在mosfet处加入吸收电路，使用地平面包住MOSFET，可以有效降低开关频率的辐射影响。谢谢！2009-1-6 11:05:18问：sfsg3请问电容的自谐振点如何确定？答：Nicolle由于电容器本身不可能是理想的器件，会有一些等效的电感和电阻，所以这就会形成谐振网络。通常电容的厂家会提供这样的参数，或者一些参考书里面会列出一些典型值。但是更多的情况还是要通过经验和实验。因为在实际PCB板上的寄生参数也会有很大的影响。2009-1-6 11:05:35问：crown1021请问高速PCB设计目前主要使用哪些EDA软件？各有何特色？ADI推荐使用哪种设计工具？答：LanCadence，multisim等知名EDA软件。详细请与相应厂商联系2009-1-6 11:06:01问：cdwangxiuying在多层板设计时, 4层的话，往往顶层和底层为信号层，中间2层为电源和底层。如果6层板呢，该如何设计?谢谢答：Fountain建议地层和电源层把信号层分隔开，用于避免EMI对于别的信号的干扰，以及对于其他电路板的干扰，所以如何划分不关键，关键是地层和电源层把信号层分隔开2009-1-6 11:06:56主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:07:46问：jimmy5218请教一下，PCB Layout工具，那个软件比较容易上手。谢谢。答：Neil类似的软件都比较容易上手，您可以试一下PADS或是Protel，这两种在学校里学的比较多。2009-1-6 11:07:47问：seminarryl在多层电路板上，什么措施可以降低层间的相互干扰，提高信号质量？答：David不同层数的PCB，都会有推荐的配置，以4层PCB为例，顶层和底层走信号，第二层为地，第三层为电源。2009-1-6 11:08:58问：seminarryl在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。那在这个过程都需要注意哪些问题呢？答：NicollePCB布线确实是一个比较复杂的问题，不仅需要学习设计理论还需要在实践中积累更多的经验。一些最主要的需要注意的地方在幻灯片中都有介绍。2009-1-6 11:09:08问：seminarryl在PCB制作前就可以对地电平面、电容值、电容的放置位置、电容的类型等进行评估吗？答：ChilannYes. As a general rule of thumb, in high speed application, you want componenets to be as close to the chip as possible to reduce parasitics. 2009-1-6 11:12:07问：seminarryl在PCB上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离，为什么？答：Fountain我不太确定这个观点的出处，可能是寄生电容的影响，等效为RC filter2009-1-6 11:12:08问：xinlike软件下载的版本是不是只是试用版？如果正式版怎么购买？答：Raven您可以联系NI关于购买的事宜。2009-1-6 11:12:38问：linghz在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？答：David一般接地即可。但要确保可靠接地。2009-1-6 11:13:02主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:13:18问：yangji19861125电源去耦通常用0.1uF和10uF、2.2uF、47uF，在实际应用中怎么选择？根据不同电源输出还是后续电路？答：Yonghua0.1uF电容主要是滤除高频纹波，10uF，47uF主要是滤波低频纹波。选择多大的低频纹波电容主要看你的电流大小，电流越大需要电容也越大，有时候为了减小电容的ESR，需要几个电容并联。谢谢！2009-1-6 11:13:24问：neizhen1在某些芯片上，有AGND和DGND，请问在设计PCB的时候这么处理最好，在那里将它分开，又在哪里连接在一起？答：Fountain低速高精度的设计把它们分开(12 bit or above)，单点接地，可以参考AD7705s EVB pdf file；对于高速电路，建议不划分2009-1-6 11:14:17问：seminarryl在高速PCB设计中，串扰与信号线的速率、走线的方向等有什么关系？需要注意哪些设计指标来避免出现串扰等问题？答：Nicolle串扰是指信号在传输通道上传输时，因电磁耦合而对相邻传输线产生的影响。影响串扰信号幅度有3个主要因素：走线间的耦合程度、走线的间距和走线的端接。2009-1-6 11:14:30主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:16:02问：linghz如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路? 谢谢答：Lan常用FR4，最好是联系PCB厂商获得参数来计算线宽。首先敏感模拟小信号远离高频区域。另外避免模拟小信号经过电源区域，最后可以考虑隔离，屏蔽模拟小信号2009-1-6 11:16:12问：xiaoxiaowcfadi版本的multisim我用了，还是有不少的比较新的器件没有模型，一般器件出来多久之后，才会做出仿真模型呢？答：Raven具体时间取决于产品线，我们也不是非常确定，但是一般都不会延迟太久。2009-1-6 11:16:44问：liuxiaoli1、如何减少数字信号对模拟信号的干扰？尤其是模拟小信号，如：微安电流脉冲。2、在多通道模拟输出中，如何减少通道与通道之间的串扰？以及实现通道的高阻状态，即未接通通道不被干扰的问题？答：David1。分开走地，让数字信号在数字地内回流，模拟信号在模拟地内回流。模拟和数字地单点接地。2。如果芯片是多通道输出，那么这个指标可以在芯片资料内找到或找制造商索求。如果是在PCB板上有多通道输出，则保持各通道间的物理距离远一些即可，一般信号线相距板层的三倍。2009-1-6 11:17:35问：worldsnap您好！本次的讲座很精彩，请问有没有pdf或powerpoint课件下载？答：Raven您可以发邮件到Apple.Z索取2009-1-6 11:18:54问：lovetom你好，我们是做高端电表的，产品要通过比较严格的EMC/EMI测试。目前，我遇到的难题是，当电表的CT（3相电流分别单独互感，再降压送到AD73360的3个差分输入端）一次侧要打群脉冲（4KV 5KHZ)，二次侧产生的尖峰信号会把AD73360打坏，不知有何好办法？明年要送去招标，这个问题没解决，招标量产是个问题。谢谢！答：Fountain建议在AD73360的输入串上一个适当的电阻，来减少由于尖峰脉冲造成的大电流烧坏AD73360，当然你也可以考虑一些无缘器件的保护，在医疗的应用中，氖管用广泛的应用2009-1-6 11:19:12问：seminarryl在高速PCB设计中，如何去分析某个信号的回路路径？假设一片4层板，中间两层是VCC和GND，走线从TOP到BOTTOM，它的回流路径怎样从BOTTOM SIDE流到TOP SIDE？答：Nicolle信号回路总是找阻抗最小的通路。对数字信号，VCC和GND都是回流平面。对你的情况，TOP层走线的回流在它下面相邻的平面，BOTTOM层走线的回流在它下面相邻的平面，回流路径在VCC与GND间是通过电容相连的。Cadence的EMControl可以帮助客户检查信号的回路路径是否完整。2009-1-6 11:19:18问：liuxiaoli在很多的书上看到模拟和数字地和电源的问题，在实际的设计中，我们怎样处理，比如模拟和数字的供电是否需要两个稳压的芯片单独输出，模拟地和数字地最后怎样连接在一起等答：Yonghua以我的经验，在高频系统中，一般模拟地和数字地可以选择就近接入地平面层。在低频系统中，可以先分开模拟地和数字地，在单点接入最后的系统地。对于电源，如果不计较成本的情况下，可以模拟，数字分别供电，特别是高频系统中。也可以加入滤波电感解耦模拟供电和数字供电，而不需要两个稳压芯片。谢谢！2009-1-6 11:19:20主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:20:07问：linghz一个系统往往分成若干个PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？答：ChilannThe best thing to do is to break the coupling. You can try using several wires as a signal wire, twist them together and see whether it helps to reduce your coupling.2009-1-6 11:20:46问：liuxiaoliADI是否提供适合PROTEL制做PCB板的元器件封装库？答：David可到/en/mems-and-sensors/imems-gyroscopes/adxrs610/products/symbols-footprints.html?display=popup下载。2009-1-6 11:21:17问：xalfeng我们将常使用一些输入阻抗较高的器件，如何在电路板设计时提高其抗干扰的能力，输入阻抗在1T欧姆答：Fountain如果是低频，如AD8221，可以参考其datasheet加RF filter; 如果是高频，那就做阻抗匹配，把阻抗降下来2009-1-6 11:21:34问：seminarryl10。PCB 完成后原理图是如何与PCB对应的？答：Nicolle一般来讲，在使用CAD软件进行设计的时候都是先画原理图，然后从原理图导出PCB，这样PCB中的元件与连接都是与原理图相对应的。PCB布线结束后，还可以利用校验功能来进行检查。2009-1-6 11:21:58主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:22:11问：seminarryl在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。答：Neil对于阻抗匹配的问题，一般您在设计时，会先自己算一下，然后根据这个参数设计电路板，包括走线的宽度，线高，板厚，板材，以及不同的走线模型等等，然后告诉制板厂家，你哪部分需要做阻抗匹配，值是多少，然后他们会帮你做微调的，比如调整板厚，把线变细等，如果还达不到要求，他们会给你反馈的。对于IBIS模型的问题，我们网站上会提供部分芯片的IBIS模型，您可以下载来仿真。2009-1-6 11:23:50问：liuxiaoli为了减少寄生电容的影响，要去除运放焊盘下面的地层，这个底层是指地平面吗？如果是的话，如何去除那个焊盘下面的地呢？答：ChilannYes, that is ground plane. Also, beware to remove all the ground planes in all the layers if you are using multiple layers layout. You can remove ground plane with the layout software you use.2009-1-6 11:24:09问：xjiec专家：1）请问地线分区最优化的方式是什么样的？2）高速仿真推荐工具？答：David1。在混合芯片下面将不同地连一起；2。ADS。2009-1-6 11:25:09问：Anniegu对于一个初学者该从什么方面开始学习，是否能推荐一些好书答：Y/adi这个论坛有很多很好的资料，比如运放，ADC的一些基础知识，你可以经常去逛逛。谢谢！2009-1-6 11:25:59问：lvwenxiu布线过程中如何考虑信号的完整性，信号线，电源线的布线顺序 ？答：David这取决于个人的习惯，布线时要对一些通用的原则有了解，按照原则去布线。2009-1-6 11:26:32问：xl_cumt或的高电位参考点ref(Vcp)是否要始终与其电源端连在一起？答：Nicolle不是的。很多时候参考电压和电源电压并不是相同的电平。而且，对于精度有很高要求的时候，也需要使用专门的高精度参考电压芯片来提供参考电压。2009-1-6 11:26:41主持人：ChinaECNet欢迎大家参加ADI在线座谈，为鼓励各位网友的积极参与和对ADI公司的支持，本次研讨会ADI公司会从大家的提问中选出三条精彩问题，并发放ADI公司精美礼品，欢迎大家积极参与！2009-1-6 11:26:51问：lxhbaby请问专家们如果平时遇到问题可以联系你们请求帮助吗?联系方式是什么?答：Raven你可以拨打免费技术支持电话8008101742 或者发邮件到C2009-1-6 11:26:51问：lxl666我们知道，高速PCB设计以及混合布线都有一定的规则，这些我们也大致清楚。想请教个问题，现在有说法说模数统一铺地，请问，在多块ADC并行处理时，比如8块，如何分割数字和模拟地？如何不形成环路？一般说是统一铺地，或者多层板里两层地（浪费），如果是统一铺,有什么原则或技巧吗？答：Fountain如果你对通用规则了解，那么对于多片ADC要统一布地，主要建议多加去耦电容直接到地；对于精密低速电路，当然不建议分割2009-1-6 11:26:5