电工电子综合实验59分59秒.doc

电工电子综合实验 数字计时器的设计数字计时器的设计 I I、设计要求、设计要求 一、一、实验目的：实验目的： 1、 掌握常见集成电路工作原理和使用方法。 2、 学会单元电路设计与组合方法。 二、二、实验要求：实验要求： 实现 00 分 00 秒59 分 59 秒数字计时器。 三、三、实验内容：实验内容： 1、 设计实现信号源电路（f1=1Hz,f2=2Hz,f3=500Hz,f4=1KHz） 。 2、 设计实现 00 分 00 秒59 分 59 秒数字计时器（计数、译码、显示） 。 3、 设计实现快速校分电路（K1，2Hz,校分时秒停止，含防抖动功能） 。 4、 设计实现可在任意时刻复位（K2） 。 5、 设计实现整点报时电路（59 分 53 秒、59 分 55 秒、59 分 57 秒【三 低f3】,59 分 59 秒【一高f4】 ） 。 6、 整体完成 00 分 00 秒59 分 59 秒数字计时器电路。 四、四、实验器材：实验器材： 1、集成电路： NE555一片(多谐振荡) CD4040一片（分频） CD4518两片（8421BCD 码十进制计数器） CD4511四片（译码） 74LS00三片（与非） 74LS20一片（4 输入与非） 74LS21两片（4 输入与门） 74LS74一片（D 触发） 2、电容，电阻 3、共阴极双字屏两块。 五、数字计时器逻辑框图：五、数字计时器逻辑框图： IIII、各元件引脚布局图及逻辑功能、各元件引脚布局图及逻辑功能 一、一、NE555NE555一片一片( (多谐振荡多谐振荡) )： 1、 引脚布局图： 译码显示电路译码显示电路 脉冲发生电路脉冲发生电路 计时电路计时电路 报时电路报时电路 校分电路校分电路清零电路清零电路 2、 逻辑功能说明： NE555 是在电子科技行业广为应用的一种集成电路，用途十分广泛。在本 电路中，构成时钟发生器，是整个电路的核心。其引脚布局图如图 1 所示。 其中引脚 1 为接地端，引脚 2 和引脚 6 为输入端，引脚 3 为输出端，引脚 4 为复位清零端，引脚 5 为调整端（通常空置或通过一个电容接地） ，引脚 7 位 放电端，引脚 8 为电源。 3、 逻辑功能表： (引脚 4 ) Vi1(引脚 6) Vi2(引脚 2) VO(引脚 3) 00 1 3 2 Vcc3 1 Vcc 0 1 3 2 Vcc3 1 Vcc 1 1 3 1 Vcc 不变 二、二、CD4040CD4040一片一片（分频）：（分频）： 1、 引脚布局图： 2、 逻辑功能说明： CD4040 是一种常用的 12 分频集成电路。当在输入端输入某一频率的方波 信号时，其 12 个输出端的输出信号分别为该输入信号频率的 2-12-12，在电路 中利用其与 NE555 组合构成脉冲发生电路。其内部结构图如图 4 所示。 引脚图如图 3 所示，其中 VDD为电源输入端，VSS为接地端，CP 端为输入端， CR 为清零端，Q1Q12为输出端，其输出信号频率分别为输入信号频率的 2-12- 12。 三、三、CD4518CD4518两片两片（8421BCD8421BCD 码十进制计数器）：码十进制计数器）： 1、 引脚布局图： 2、 逻辑功能说明： CD4518 时一种常用的 8421BCD 码加法计数器。每一片 CD4518 集成电路中 集成了两个相互独立的计数器，每个计数器的内部结构图如图 6 所示。 3、 逻辑功能表： 输入输出 CRCPENQ3Q2Q1Q0 清零 10000 计数 01 BCD 码加法计数 保持 00 保持 计数 00 BCD 码加法计数 保持 01 保持 表 2 CD4518 逻辑功能表 四、四、CD4511CD4511四片四片（译码）：（译码）： 1、 引脚布局图： 2、 逻辑功能说明： CD4511 是一种 8421BCD 码向 8 段数码管各引脚码的转换器。当在其四个输 入端输入 8421BCD 码时，其 7 个输出端可直接输出供 7 段数码管使用的信号。 BI：4 脚是消隐输入控制端，当 BI=0 时，不管其它输入端状态如何，七段 数码管均处于熄灭（消隐）状态，不显示数字。 LT：3 脚是测试输入端，当 BI=1，LT=0 时，译码输出全为 1，不管输入 DCBA 状态如何，七段均发亮，显示“8” 。它主要用来检测数码管是否损坏。 LE：锁定控制端，当 LE=0 时，允许译码输出。 LE=1 时译码器是锁定保持 状态，译码器输出被保持在 LE=0 时的数值。 A1、A2、A3、A4、为 8421BCD 码 输入端。a、b、c、d、e、f、g：为译码输出端，输出为高电平 1 有效。 CD4511 的内部有上拉电阻，在输入端与数码管笔段端接上限流电阻就可工 作 3、 逻辑功能表： 输入输出 LEDCBAgfedcba 字符 测灯 011111118 灭零 1000000000000 消隐 锁存 111 显示 LE=01 时数据 110000001111110 110000100001101 110001010110112 110001110011113 110010011001104 110010111011015 译码 110011011111006 110011100001117 110100011111118 110100111001119 五、五、74LS0074LS00 三片三片（与非）：（与非）： 1、 引脚布局图： 2、 逻辑功能说明： 74LS00 是一种十分常见的集成电路，其中集成了 4 个与非门。 3、 逻辑功能表： 输入输出 BAQ 000 011 101 110 六、六、74LS2074LS20 一片一片（4 4 输入与非）：输入与非）： 1、 引脚布局图： 2、 逻辑功能说明： 74LS20 同样是一种与非门集成电路，与 74LS00 不同的是它的每个与非门 有 4 个输入端。 3、 逻辑功能表： 输入输出 ABCDQ 0XXX1 X0XX1 XX0X1 XXX01 11110 七、七、74LS2174LS21 三片三片（4 4 输入与门）：输入与门）： 1、 引脚布局图： 2、 逻辑功能说明： 74LS21 是一种 4 输入与门集成电路。 3、 逻辑功能表： 输入输出 ABCDQ 0XXX0 X0XX0 XX0X0 XXX00 11111 八、八、74LS7474LS74 一片一片（D D 触发）：触发）： 1、 引脚布局图： 2、 逻辑功能说明： 74LS74 集成电路是一种 D 触发器。 3、 逻辑功能表： 输入输出 CP D R D S D Q 1N 1N Q 清零X01X01 置“1”X10X10 送“0” 110O1 送“1” 11110 保持O11X保持 不允许X00X不确定 九、共阴极双字屏两块：九、共阴极双字屏两块： 1、 引脚布局图： 2、 逻辑功能说明： 共阴极双字屏引脚布局图如图 12 所示，使用时只需将数码管的两个 GND 引脚接地，其他引脚通过 330 电阻与 CD4511 的相应引脚相连即可。 3、 逻辑功能表： 显示字型 gfedcba 段码 001111113fh 1000011006h 210110115bh 310011114fh 4110011066h 511011016dh 611111017dh 7000011107h 811111117fh 911011116fh IIIIII、各单元设计方法、过程、逻辑图、各单元设计方法、过程、逻辑图 一、一、脉冲发生电路：脉冲发生电路： 脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需 要产生 1Hz 的脉冲信号。这里采用 NE555 集成电路和分频器 CD4040 构成。555 定时器不仅体积小，而且用它来构成多谐振荡器，波形稳定，上升沿和下降沿 小，振幅大，占空比可调，因此越来越广泛地被用作振荡器。而后通过 CD4040 产生几种频率供后面使用。 当将 NE555 连结成图 13 所示的自激多谐振荡电路时，输出端为周期矩形波。 震荡周期T=0.695（ 12 R2R）C，其中 1 R1k， 2 R3k，C0.047 F， 所以 6 T=228.665 10 s ，f=4373.401Hz，产生大约为4kHz 的脉冲。 将图 13 所示电路的输出端接至 CD4040 的输入端，从 12 Q输出端得到 12 2分 频信号 1Hz（f1） ， 作为时钟信号；从 11 Q输出端得到 11 2分频信号 2Hz（f2） ，提供给校分电路 D 触发器 CP 端和校分信号；从 3 Q和 2 Q输出端分别得到 8 分频、4 分频信号 500Hz（ 3 f）和 1KHz（ 4 f） ，提供给报时电路。 于是脉冲发生电路部分如图所示。 U1 4040BD_5V CTR O10 15 O1 7 O11 1 O0 9 MR 11 CP 10 O4 3 O5 2 O6 4 O7 13 O8 12 O9 14 O2 6 O3 5 VCC OUT U2 555_TIMER_RATED GND DIS RST THR CON TRI R1 1.0k R2 3k C1 47nF 1 2 0 VDD 5V VDD 3 0 4 5 6 7 二、二、0000 分分 0000 秒秒5959 分分 5959 秒计时器电路：秒计时器电路： 该电路由 CD4518 及 74LS00 组合得到。 由 CD4518 的功能表可知，当清零端输入 0，EN 端为 1 且 CP 端输入时钟信 号或者清零端输入 0，EN 端输入时钟信号且 CP 端为 0 时计数器进行计数。其 输出端 QD QC QB QA输出从 0000 到 1001 的循环（本设计采用后者） 。所以当使 用其作为分和秒的个位进行计数时不需对其进行反馈清零，而用其进行分和秒 的十位计数时，需要在 QD QC QB QA输出 0110 时对其进行清零（因为 CD4518 是 异步清零） 。所以 Cr2=2QC2QB，Cr4=4QC4QB。 在计时过程中，当秒个位的状态 1QD1QC1QB1QA=1001 时，秒十位需要接收 一个进位信号来实现进位，即秒十位时钟端 EN2 接收的脉冲信号产生由“1”到 “0”的变化时秒十位开始计数，从而实现进位。1QD只在秒个位状态由 1001 转 f1 f2 f3 f4 变为 0000 时产生由“1”到“0”的变化。综上分析可得 EN2=1QD。同样可以分析得 到：分个位时钟端 EN3=2QC，分十位时钟端 EN4=3QD。秒个位时钟端外接脉冲 信号。 带有清零电路的六十进制计数器逻辑电路图如图 15 所示。 U1A 4518BD_5V & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U2A 4518BD_5V & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U3A 4518BD_5V & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U4A 4518BD_5V & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U5A 74LS00D & U6A 74LS00D & U7A 74LS00D & U8A 74LS00D & 5 6 10 11 2 3 4 7 89 12 1 13 14 15 0 16 三、三、译码显示电路：译码显示电路： 根据 CD4511 的逻辑功能表可知，当、 输入均为 1 而 LE 输入为 0 时 其 7 个输出端分别输出一定的信号。只需将这些信号接入双字共阴显示器相对 应的引脚即可使其显示我们所需要的数字。然而实际上我们需要在每个 CD4511 的输出端和数码管相应的输入端之间接入一个阻值为 330 的电阻以防电流过 大使数码管烧毁。由于电路的显示部分不会出现小数，故双字共阴显示器的小 数点引脚悬空。显示部分电路如图所示。 分十位分个位秒十位秒个位 清零信号 清零信号 清零信号 清零信号 f1=1Hz 校分保持秒位信号 U1 4511BD_5V BCD/7SEG DA 7 DB 1 DC 2 DD 6 OA 13 OD 10 OE 9 OF 15 OC 11 OB 12 OG 14 EL 5 BI 4 LT 3 U2 4511BD_5V BCD/7SEG DA 7 DB 1 DC 2 DD 6 OA 13 OD 10 OE 9 OF 15 OC 11 OB 12 OG 14 EL 5 BI 4 LT 3 U3 A B C D E F G H A B C D E F G H CA 8910 11 12 13 14 0 1234567 VCC 5V 1516 17 1819 20 21 22 23 24 25 26 27 28 VCC 0 四、四、控制器电路：控制器电路： 1、 校分电路： 校分电路要实现的功能：电路中存在一个开关，当开关打到“正常”档时， 计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计 数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行 校分） ，而秒计数器保持。在任何时候，拨动校分开关，可以进行快速校分。即 令计时器分为快速计数，而秒位保持。 D 触发器的输出端只在时钟的上升沿变化，而其他时刻保持上一次的电平， 当开关在高低电平两种状态之间转换时，由于机械振动，在很短的时间内会在 高低电平之间来回波动，相应的产生几个上升沿。如果直接将开关的输出端连 接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。然而在加上 D 触发器之后，由于在没有时钟上升沿的时候，输出信号保持，而其时钟频率 相对与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的， 从 CD4518 输出端接入信号 从而避免了分计数器数值的跳变。故可以用其构成防颤抖电路。 校分电路如图 17 所示，其中输出端直接与分计时器的个位时钟端相连接。 正常计时状态下，开关连接高电平，此时 Q 端输出高电平，总输出端的信号与 秒的十位进位信号相同。当开关连接低电平时，Q 端输出低电平，总输出端输 出信号为 2Hz 的时钟信号。 U1A 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4 VDD 5V VDD VDD 5V VDD 1 VDD 5V VDD 0 U2A 74LS00D_VHDL & U3A 74LS00D_VHDL & U4A 74LS00D_VHDL & 5 6 3 8 4 2 7 2、 复位电路： 清零电路为了考虑到防抖动，因此在这里也采用触发器来实现。 电路如图 17 所示，正常状态下，开关打在高电平，电路正常工作。当需要 清零时，打到低电平位置，Q 端输出低电平，根据计时器电路图（图 15） ，可以 分析出秒和分的十位得以清零。 Q输出高电平，直接输出到 CD4518 的 Cr 端。 根据 CD4518 的功能表（表 2）当 Cr 端为高电平时，进行清零。所以秒和分的 个位得以清零。 f2=2Hz 秒计数器个位时钟端（CP） 校 分 开 关 秒计数器十位进位端 分计时器个位时钟端 U1A 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4 VDD 5V 1 2 VDD 0 3 4 f2=2Hz 分、秒十位清零端 分、秒个位清零端 清零开关 五、五、报时电路：报时电路： 电路每小时进行一次报时，从 59 分 53 秒开始报时，每隔一秒发一声，共 三声低音、一声高音。即 59 分 53 秒、59 分 55 秒、59 分 57 秒为低音，59 分 59 秒为高音。实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号 作为触发信号，选通报时脉冲信号，进行报时即可。 对于这一要求，我们可以列一张表来形象的看出这一性质： 分十位分个位秒十位秒个位 时刻 m8m7m6m5m4m3m2m1s8s7s6s5s4s3s2s1 音高频率 59 分 53 秒 0101100101010011 低约 500Hz 59 分 55 秒 0101100101010101 低约 500Hz 59 分 57 秒 0101100101010111 低约 500Hz 59 分 59 秒 0101100101011001 高约 1000Hz 对于分的十位个位和秒的十位，在鸣响的时候给出的信号应该是一样的。 所以公示中有共同项m7m5m4m1s7s5,剩下的就是考虑秒个位的区别在 s1为 1 时，s3，s2中有一个为 1 即发出 500HZ 的低声鸣响，在s4为 1 时 发出 1000HZ 的高声鸣响。因此，总结得出公式为： F ，其中 F 为最后要传到扬声器中的信号, f3为 500HZ 信号，f4为 1KZ 的信号。 具体电路图如下图： m7m5m4m1S7S5S1 S2f3S3f3S4f4 U1A 74LS00D_VHDL & U2A 74LS21D & U3A 74LS21D & U4A 74LS21D & U6A & 1 U7A & 6 U8 BUZZER 200 Hz 7 0 U9A 74LS20D & 5 2 34 IVIV、 完整计时器电路图完整计时器电路图 一、一、总逻辑图：总逻辑图： U1 4040BD_5V CTR O10 15 O1 7 O11 1 O0 9 MR 11 CP 10 O4 3 O5 2 O6 4 O7 13 O8 12 O9 14 O2 6 O3 5 VCC OUT U2 GND DIS OUTRST THR CON TRI VCC R1 1.0k R2 3k C1 47nF VDD 5V 0 3 VDD 1 2 U1A & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U2A & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U3A & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U4A & 1A 3 1B 4 1C 5 1D 6 EN1 2 MR1 7 CP1 1 U7A & U8A & U9 & U10 & 6 8 12 13 U5 4511BD_5V BCD/7SEG DA 7 DB 1 DC 2 DD 6 OA 13 OD 10 OE 9 OF 15 OC 11 OB 12 OG 14 EL 5 BI 4 LT 3 U6 BCD/7SEG DA 7 DB 1 DC 2 DD 6 OA 13 OD 10 OE 9 OF 15 OC 11 OB 12 OG 14 EL 5 BI 4 LT 3 U11 A B C D E F G H A B C D E F G H CA 20 21 22 23 24 25 26 27 28 29 30 31 32 33 U12 4511BD_5V BCD/7SEG DA 7 DB 1 DC 2 DD 6 OA 13 OD 10 OE 9 OF 15 OC 11 OB 12 OG 14 EL 5 BI 4 LT 3 U13 BCD/7SEG DA 7 DB 1 DC 2 DD 6 OA 13 OD 10 OE 9 OF 15 OC 11 OB 12 OG 14 EL 5 BI 4 LT 3 VDD 5V 0 0 VDD VDD 5V VDD 0 VDD 5V 0 VDD VDD 5V 0 17 4 19 34 38 36 37 39 40 41 42 43 44 45 46 47 48 49 VDD 50 10 U14 A B C D E F G H A B C D E F G H CA 0 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 U15A 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4 VDD 5V U16A & U17A & U18A & 83 82 81 0 80 U19A 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4 VDD 5V 0 VDD 89 88 U20A 74LS00D_VHDL & U21A 74LS21D & U22A 74LS21D & U23A 74LS21D & U25A & U26A & U27 BUZZER 200 Hz 98 97 92 VDD 86 84 90 91 0 0 85 87 16 15 14 7 18 5 35 9 51 11 U28A 74LS20D & 93 94 95 96 0 99 101 二、总元件图：二、总元件图： 二、二、 V V、参考资料、总结与创新、参考资料、总结与创新 一、一、 数字逻辑电路与系统设计数字逻辑电路与系统设计蒋立平蒋立平主编主编电子工业出版社电子工业出版社 二、二、 电子线路实践教程电子线路实践教程 姜萍姜萍王建新王建新主编主编科学出版社科学出版社 实验总结实验总结 在一学期数电知识的基础上，我们进行了这次电子电工综合试验。此次的 实验是让我们自己动手设计一个成品，从原理分析、单元设计到最后的组成联 接、功能调试都要自己完成，虽然给了时间预习，但面对这么多密密麻麻的线 和元器件，还是有点手忙脚乱。 首先是布局，刚开始上来就插线，经过老师的提醒，才想到要先布好局， 各个功能模块先统一规划在分块连接，合理的布局不仅美观而且容易连接，减 少混乱。 开始实际连接后，还要考虑如何减少交差的排线，如何缩短线长，尽量做 到连线整齐易看，使整体简化简洁，这可以使以后的检查方便很多。连线过程 中一定要仔细认真，一根连错就会带来很大麻烦。 我觉得功能调试是最关键的，电路都插好了却发现有各种问题使得运行不 正常，这就得一遍遍的检查和调试。连接的时候就要注意在每个功能模块完成 后，都给与调试，避免总体调试产生问题时不知是什么地方出错，可以缩小问 题范围，提高查错效率。总体的功能调试时，首先要确定所有的