基于cpld实验报告

1 / 11 基于 cpld 实验报告 CPLD 专业 学 号： 姓 名： 指导老师： 实验课程报告 实验一 1、实验目的：熟悉利用 QuartusII 的原理图输入方法设计简单组合电路，通过仿真过程分析电路功能。 2、实验内容：工程项目：运行 Quartus 软件，执行 File=New Project Wizard 命令，建立工程。在所弹出的 New Project Wizard 对话框中，填写 Directory， Name, Top-Level Entity 项目，分别对应工程项目目录、项目名称和项目顶层设计实体的名称。单击 Next 按钮，出现添加工程文件的对话框，若原来己有文件，可选择相应文件，这单直接单击 Next 进行下一步，选择 FPGA 器件的型号， 在Family 下拉框中，根据需要选择一种型号的 FPGA，然后在“ Available devices:”中根据需要的 FPGA 型号选择 FPGA型号，比如“ EP1C3T144C8”，注意在 Filters一栏中选中“ Show Advanced Devices”以显示所有的器件型号。再单击 Next按钮，对于弹出的其他 EDA工具的对话框，不需要作任何改动。单击 Next进入工程的信息总概对话框，单击 Finish 按2 / 11 钮就建立了一个空的工程项目。 编辑设计图形文件：执行 File = New 命令，弹出新建文件对话框，选择“ Block Diagram/Schematic File ”，单击 OK 即建立一个空的原理图文件。执行 File= Save as命令保存原理图文件，文件后缀为 .bdf。将“ Add file to current project”选项选中，添加原理图文件到刚建立的工程中去。 原理图 74161 是 4 位 2 进制加法计数器，异步清零，同步置数。由原理图得知当 QA、 QB 输出状态为低电平时，计数器置数 0000。但由于初始状态为 0000，所以 Q0Q1Q2Q3 输出全为低电平、 COUNT 输出为高电平，不能实现四进制计数器功能。时序仿真图为： 将初始状态修改为 ABCD:1100 时，计数器有效状态图为 : 能够实现四进制计数器功能。时序仿真图为： 分析下图所示电路的逻辑功能。 原理图 时序仿真图为： 电路 真值表为： 由真值表得： Y等于 A与 B 同或，与仿真波形一致。 实验二 3 / 11 1、实验目的：设计一个带有异步复位和同步时钟时能的一位十进制加法计数器，用 VHDL 语言编写程序实现，并在实验箱上验证设计是否正确。 2、实验内容： 1、 VHDL程序代码： library ieee; use _logic_; use _logic_; entity cnt10 is port); end cnt10; architecture one of cnt10 is begin process variable x: std_logic_vector; begin if rst=1 then x:=; elsif clkevent and clk=1 then if en=1 then if x else x:=; end if; end if; end if; if x=9 then count else count end if; 4 / 11 cq end process; end one; 时序仿真图 实验三 1、实验目的：设计一个带有异步复位和同步时钟时能的一位十进制加法计数器，用 VHDL 语言编写程序实现，并在实验箱上通过数码管上静态显示。 2、实验内容： 1、数码管：实验箱上的数码管为共阴极 7段数码管，引脚定义图如下图所示： 数字 0 9 的编码如下表所示 南 京 理 工 大 学 可编程逻辑器件实验报 告 姓名 : 学院 : 专 业 : 指导者： 张爱军 陈昊飞 学 号： 912101170116 机械工程学院 测控技术与仪器 评阅者： 2016 年 6 月 实验一 MAX+plus开发工具使用 1 实验内容 通过实验掌握对 MAX+plus开发工具使用，使用5 / 11 AHDL语言设计逻辑运算电路：七段译码器。 2 实验目的 学习利用 MAX+plus II 进行可编程逻辑器件电路设计的过程，包括输入、编译和仿真等，熟悉开发板各接口及LED显示。 3 实验要求 上 机操作，通过简单的实例，学会使用 MAX+plus II的文本编辑器及进行电路设计以仿真验证的方法，能够将程序下载到开发板观察现象。 4 实验仪器 安装了 MAX+plus II 的 PC 机一台及开发板一套。 5 实验步骤 1）在 MAX+plus II中编辑好七段译码器的源程序七段式译码器有四条输入数据线，七条输出驱动线，假设式共阴显示器，范例如下： 脚位： 输入： D3,D2,D1,D0 或 i3,i2,i1,i0; 输出： a,b,c,d,e,f,g 或 s0,s1,s2,s3,s4,s5,s6; 图 七段译码器的显示方式 1 新建一个工程文件夹，打开 MAX+plus II 软件，在此文件夹下创建工程，工程名为 led_decode。 6 / 11 创建一个文本文件，保存并命名为 7segment。利用AHDL语言进行七段译码器的设计。相应的代码如下所示： %-a- % f|b %-g- % e|c %-d- % % % % % SUBDESIGN 7segment BEGIN Led1=vcc； led2=gnd； led3=gnd； led4=gnd；led5=gnd； TABLE i3.0 : INPUT; s0,s1,s2,s3,s4,s5,s6 ，led1 ,led2,led3,led4,led5: OUTPUT; i3.0 = s0,s1,s2,s3,s4,s5,s6; H0 H1 H2 H3 H4 H5 = 1, 1, 1, 1, 1, 1, 0; = 0, 1, 1, 0, 0, 0, 0; = 1, 1, 0, 1, 1, 0, 1; = 1, 1, 1, 1, 0, 0, 1; = 0, 1, 1, 0, 0, 1, 1; = 1, 0, 1, 1, 0, 1, 1; 2 H6 H7 H8 H9 HA HB HC HD HE HF = 1, 0, 1, 1, 1, 1, 1; = 1, 1, 1, 0, 0, 0, 0; = 1, 1, 1, 1, 1, 1, 1; = 1, 1, 1, 1, 0, 1, 1; = 1, 1, 1, 0, 1, 1, 1; = 0, 0, 1, 1, 1, 1, 1; = 1, 0, 0, 1, 1, 1, 0; = 0, 1, 1, 1, 1, 0, 1; = 1, 0, 0, 1, 1, 1, 1; = 1, 0, 0, 0, 1, 1, 1; 7 / 11 END TABLE; END; 其中， led1 led5 为五个数码管的片选信号，在这里只有 1 号数码管被选中。 然后进行编译 Compiler，若有错误则对代码进行相应的修改；若无误则保存。 2）编辑芯片引脚 实验中双龙 SL-MCU/CPLD 型实验板芯片的型号为MAX7000S 系列下的 EPM7128SLC84-6 型号，根据开发板的实际情况，引脚的使用情况如下图： 表 引脚分配 其中， s0-s6为七段译码器的管脚， s0对应 9 脚，s1对应 8脚， s2对应 4脚， s3对应 5 脚， s4对应 6 脚， s5对应 10脚， s6对应 11脚。片选信号 led1对应 80脚， led2对应 79 脚， led3 对应 77 脚， led4 对应 76 脚， led5 对应75脚。 输入信号设定为开发板上的开关信号，分别为 33脚、34脚、 35脚和 36 脚，对应关系任意。 3）程序下载 将 MAX+PLUS II 生成的 pof 文件，加载到 pof2jed对话框中，其它不需设置，点击“ RUN”按钮，即可在同文件夹目录下，生成 jed文件。如下图所示。 3 8 / 11 图 pof文件生成界面 将转换好的 jed 文件，下载到双龙 SL-MCU/CPLD 型实验板上。 1.新建 chn 文件， File New点击 OK； 2.设置 JTAG： Program/Verify； 3.加载 jed 文件，点击 OK，并保存； 图 程序下载界面 4）实验结果 拨动相应的拨码开关，可以看到数码管上显示出相应的数字。实现了预想的电路功能。 4 信息科学与工程学院 FPGA 设计及应用实验报告 专业班级 通信工程 1202 姓 名沈佳曼 学 号 20161181086 指导老师马玲 实验一：彩灯实验报告 一实验目的 1 通过实验初步了解 EDA的基本概念。 2 能理解用 VHDL语言实现硬件设计的思路。 3 能熟练掌握 EDA 开发软件的使用。 二实验原理 9 / 11 实验中，八个彩灯共阴接地，阳极分别为 FPGA的八个 I/O相连，变化的电平来控制彩灯的点亮。 三实验现象 输出 I/O 利用 light 和 pin1hz 两个模 块源程序，成功导入后看的的现象如下： .点阵从左至右按次序渐亮，全亮后逆次序熄灭； .从中间到两边对称的渐亮，全亮后仍由中间向两边逐次渐灭； .奇偶位循环点亮； .从新开始，依次循环。 四实验中遇到的问题及解决方法 这是第一次实验，前面的内容与之前学习的大同小异，但是在利用两个模块 源程序生成元器件，画完原理图并成功编译后，还需要导入机箱中。 遇到的问题有： 1） .在对子项目进行管脚绑定时，可供选择的管脚只有两个， clkin 和 LED，没有 LED 的八个灯，经检查发现是之前的源程序置顶编译后生成的原理图没有置顶编译，后来解决后成功绑定管脚； 2） .JTAG 模式中， add file 时，将后缀为 sof的文件加入后，点击 start，灯全灭后全亮，并保持这个状态，后来发现是程序中的频率设置出问题，我的第二个模块源程序 pin1hz 中设置的频率太低导致彩灯闪烁出现问题，在同10 / 11 学建议下我把本来的 integer range o to 49 中 49 改为了49999999就很好地观察到了上述现象。 五改进内容 在完成 了课本上的基本内容后，老师进一步要求我们自己看懂主要程序自 己来改变彩灯点亮和熄灭的方式。研究后我把第三种从中间往两边点的方式覆盖到第二种 ,并且将从中间向两边点改为从中间往两边熄，程序如下： elsif flag=001then light light if light=0then flag:=010; end if; elsif flag=010then light light if light=1then flag:=011; end if; 并且将频率 49999999 换成了 4999999,25000000 换成了 2500000，则频率变成了 5M和 25M,5M对应 10Hz 和， 25M对应 5HZ 和，将原有的分频放大了 10 倍，有同学讲其放大了 100倍，但灯跑的过快，我觉得还是 10倍最直观。 六实验总结 这次的花样彩灯，让我学会了使用状态机编程，清楚了状态机编程的特点，同时对于点阵的了解也更进了一11 / 11 步。懂得了在程序编译出错的时候要细心并耐心地改正，基本 的程序问题应该尽可能的避免，并且要耐心的更正，对于程序必须要弄懂，了解