任意进制分频器课件.ppt

实验八任意进制分频器,实验目的,实验内容及步骤,实验设备和器材,实验预习要求,实验思考题,实验报告要求,实验原理,一实验目的,掌握任意进制分频器的设计方法。掌握同步计数器74LS161多级级联的方法。研究不同连接方式时对分频数的影响。,二实验原理,分频器和计数器是数字电路和自动控制电路中极重要的一种单元电路，分频器由最高位输出分频模数，计数器由其内部各级触发器输出不同的计数模数。随着中规模电路的出现，分频器的设计方法，主要是合理灵活地应用计数器芯片，实现任意进制分频。74LS161是一种四位二进制可预置的同步加法计数器，图3-4-1是其引脚图,表3-4-1是其功能表。,图3-4-174LS161-163引脚图,图3-4-27分频电原理图,表3-4-174LS161功能表,从功能表中可知，当清零端Cr=0时，计数器输出QA=QB=QC=QD=0。当Cr=1，LD=0，CP脉冲的上升沿作用后，74LS161内部触发器的输出端QA、QB、QC、QD的状态分别与数据输入端A、B、C、D状态相同，称为置数工作状态。而当Cr=LD=1时，P、T中有一个为0时，计数器不计数，输出端状态不变。只有当Cr=LD=P=T=1、CP端在脉冲上升沿作用后，计数器加1。此外74LS161还有一个进位输出端OC，其逻辑关系是OC=QA.QB.QC.QD.T。,（1）用清零功能设计16以下任意进制分频器图3-4-2是构成7分频的电原理图。图中每个时钟（CP）脉冲作用后，74LS161就加“1”，当QA=QB=QC=“1”时，74LS20的三个输入端QA、QB、QC均等于“1”，输出则跳变为“0”，计数器重新开始计数。74LS161输出断QD、QC、QB、QA的变化规律列于表3-4-2。每输入7个时钟脉冲，输出端就有一个很窄的负脉冲。同理可作表3-4-3，表示不同分频数时与非门输入端和74LS161输出端的连接规律.用上述方法产生的输出脉冲宽度只有2tpd时间,是一个窄脉冲。在QA、QB、QC、QD输出端上可能会出现不应有的毛刺。从表3-4-3可见，当分频数为7时，只需QA、QB、QC分别接四与非门的三个输入端，而四与非门的另一个输入端接高电平。,表3-4-2图7分频电路中各触发器的输出状态,表3-4-3与非门输入端与分频数的关系表,（2）利用LD端实现16位以下的任意进制分频图3-4-3是利用74LS161和74LS04组成的9分频器。在CP脉冲作用后，74LS161就加“1”。当QA=QB=QC=QD=T=1时，OC输出一个正脉冲，脉宽等于一个时钟周期，在LD端就有一个负脉冲，74LS161进入置数准备状态，在下一个时钟脉冲上升沿到达时，把数据输入端A、B、C、D的数据置入内部触发器，完成置数功能。LD端的脉冲就是9分频后的输出脉冲，这种电路的分频数N为式中A、B、C、D接地时为“0”，否则就为“1”。例如图3.4.3中，A=B=C=1，D=0代入3-4-1式中可得分频数为,N=120+121+122十023+1=9,表3-4-4列出了图3-4-3在每个时钟脉冲CP作用下QA、QBQCQD和QC输出的状态,图3-4-39分频电原理,表3-4-4图3-4-3中74LS161的输出状态表,（3）255以下分频器图3-4-4(a)(b)是用两片74LS161构成的18进制分频器电原理图和波形图，工作过程列于表3-4-5。,表3-4-518分频电路中#1、#274LS161各输出端的状态,表3-4-518分频电路中#1、#274LS161各输出端的状态,设计数器的初始状态为#274LS161的QA=0，QB=QC=QD=1，#174LS161的QA=0，QB=QC=QD=1。输入第一个脉冲后，#174LS161计到全“1”时，Oc=1。输入第二个脉冲后，使#274LS161加1输出为全“1”1”，#174LS161变为全“0”。因为OC=QA。QB。QC。QD。T而此时#274LS161的T变为“0”，所以其OC端仍为“0”，以后的CP脉冲使#174LS161单独计数，直到两片74LS161的LD均为“0”，到下一个时钟脉冲的上升沿到来时，将两片74LS161的AD的状态重新置入，回到初始状态。两片74LS161的Oc波形如图3-4-4所示,.改变两片74LS161的AD端的状态,可很方便地改变分频数。分频数可按3-4-1式计算,图3-4-4(a)中#174LS161的B=C=D=1，A=0而#274LS161的B=C=D=1,A=0，则有N=20+24+1=18,图3-4-418分频原理图和波形图,三实验预习要求,复习并掌握任意进制分频器的工作原理。熟悉74LS161的引脚，正确理解74LS161的真值表。按实验内容分别设计好电路原理图，并绘制好实验记录所需要的表格。,四实验内容及步骤,（1）利用74LS161的清零端（Cr）设计一个12分频器。当时钟频率为1Hz时，用发光二极管显示74LS161QAQD的输出状态，并填入表3-4-6中。（2）利用74LS161的置数端（LD）设计一个12分频器。当时钟频率为1Hz时，用发光二极管显示74LS161QAQD的输出状态，并填入表3-4-6中。当时钟频率为10kHz时，观察并记录OC与CP的波形。（3）用两片74LS161和74LS04设计33和23分频器，输入时钟频率为10kHz时，观察CP脉冲、OC1和OC2的波形。（4）当分频器为23时，把#274LS161的P和T对调，观察并记录CP脉冲、OC1和OC2的波形。,表3-4-612分频电路74LS161输出端状态,五实验设备和器材,示波器YB43231台数字逻辑实验箱1台器件74LS1612、74LS041、74LS201,六实验思考题,试设计一个350的分频器电路图