《数字系统设计方法》PPT课件.ppt

二、数字系统设计方法,大规模可编程器件技术,课程安排,一、可编程逻辑器件基础二、数字系统设计方法三、VerilogHDL硬件描述语言四、开发软件介绍五、应用实验六、考核方式,二、数字系统设计方法,1EDA技术及其发展2数字系统设计技术3FPGA/CPLD的设计流程4常用的EDA软件工具5EDA技术的发展趋势,1.EDA技术及其发展,1.1EDA技术的发展,EDA（ElectronicDesignAutomation）就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。,1.EDA技术及其发展,1.1EDA技术的发展,1CAD（ComputerAidedDesign）设计后端使用的工具（布局、布线、版图绘制）2CAE（ComputerAidedEngineering）设计前端使用得工具（HDL仿真、逻辑综合、时序分析）3EDA（ElectronicDesignAutomation）涉及到设计的各个阶段,1.EDA技术及其发展,1.2EDA技术的应用范畴,1.EDA技术及其发展,1.3EDA技术的新发展,在FPGA上实现DSP应用,嵌入式处理器软核的成熟,电子技术领域全方位融入EDA技术,更大规模的FPGA和CPLD器件不断推出,IP核的广泛应用,高级硬件描述语言的出现,1.EDA技术及其发展,1.4现代EDA技术的特征,（1）采用硬件描述语言（HDL）进行设计（2）逻辑综合与优化（3）开放性和标准化（4）更完备的库（Library）,2.数字系统设计技术,2.1Top-down设计,Top-down的设计须经过“设计验证修改设计再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。,2.数字系统设计技术,Top-down设计举例,2.数字系统设计技术,2.2Bottom-up设计,Bottom-up设计，即自底向上的设计，由设计者调用设计库中的元件(如各种门电路、加法器、计数器等)，设计组合出满足自己需要的系统缺点：效率低、易出错,2.数字系统设计技术,2.3IP核与SOC设计,IP（IntellectualProperty）：原来的含义是指知识产权、著作权，在IC设计领域指用于ASIC、ASSP和PLD等当中，并且是预先设计好的电路模块。IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。IP复用（IPreuse）,2.数字系统设计技术,2.3IP核与SOC设计,软核-是用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。,固IP-介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。,硬IP-基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件。,2.数字系统设计技术,2.3IP核与SOC设计,SOC：SYSTEMONaCHIP,3.FPGA/CPLD的设计流程,3.1FPGA/CPLD的开发流程,3.2设计输入,3.FPGA/CPLD的设计流程,1.原理图输入(Schematicdiagrams)2、硬件描述语言(HDL文本输入),（1）ABEL-HDL,（2）AHDL,（3）VHDL,（4）VerilogHDL,IEEE标准,硬件描述语言与软件编程语言有本质的区别,3.3功能仿真,3.FPGA/CPLD的设计流程,前仿真，不考虑延时信息验证电路功能与结构是否符合设计要求使用专用的仿真工具,3.3综合（synthesize),3.FPGA/CPLD的设计流程,将较高层次的设计描述自动转化为较低层次描述的过程行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）逻辑综合：RTL级描述转换到逻辑门级（包括触发器）版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示综合器是能够自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具,3.3综合（synthesize),3.FPGA/CPLD的设计流程,C、ASM.程序,CPU指令/数据代码：0100101000101100,软件程序编译器COMPILER,软件编译器和硬件综合器区别,VHDL/VERILOG.程序,硬件描述语言综合器SYNTHESIZER,为ASIC设计提供的电路网表文件,（a）软件语言设计目标流程,（b）硬件语言设计目标流程,3.4适配（Fitter）,3.FPGA/CPLD的设计流程,将综合生成的逻辑网表根据具体的FPGA/CPLD器件进行配置实现布局与布线（PAR，PlaceAndRoute）面积与速度的平衡生成文件：仿真文件、编程文件必须使用器件开发商提供的工具,3.5时序仿真,3.FPGA/CPLD的设计流程,将布局布线生成的延时信息反标注到设计网表中进行的仿真包含门延时和布线延时，仿真准确,3.6编程（Program）,3.FPGA/CPLD的设计流程,把适配后生成的编程文件装入到PLD器件中的过程，或称为配置、下载。通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程（Program），将基于SRAM工艺结构的PLD器件的下载称为配置（Configure）。,3.FPGA/CPLD的设计流程,4.1集成的CPLD/FPGA开发工具,4.常用的EDA工具软件,4.2逻辑综合工具（SynthesisTools）,4.常用的EDA工具软件,4.3仿真工具（simulationtools）,4.常用的EDA工具软件,5.EDA技术