《中规模集成电路》PPT课件.ppt

第七章中规模通用集成电路及其应用,7.1常用中规模组合逻辑电路,7.2常用中规模时序逻辑电路,7.3常用中规模信号产生与变形电路,第七章中规模通用集成电路及其应用,集成电路由SSI发展到MSI、LSI、VLSI，单块芯片功能不断增强。SSI集成基本器件（逻辑门、触发器）；MSI集成逻辑部件（译码器、寄存器）；LSI和VLSI集成数字子系统或整个数字系统（微处理器、单片机）。采用中、大规模集成电路组成数字系统具有如下特点：体积小、功耗低、可靠性高，易于设计、调试、维护！,7.1常用中规模组合逻辑电路,常用器件：二进制并行加法器、译码器、编码器、多路选择器和多路分配器。7.1.1二进制并行加法器二进制并行加法器：一种能并行产生两个n位二进制数“算术和”的逻辑部件。按其进位方式不同分为：串行进位二进制并行加法器和超前进位二进制并行加法器。,7.1.1二进制并行加法器,（一）加法器的功能与分类,功能：实现N位二进制数相加,按实现方法分类：串行进位加法器、超前进位加法器,（1）串行进位加法器,如图：用全加器实现4位二进制数相加。,注意：CI0=0,（2）超前进位加法器,进位位直接由加数、被加数和最低位进位位CI0形成。,（二）加法器的应用,例6：试用四位加法器实现8421BCD码至余3BCD码的转换。,加法器的逻辑符号,N位加法运算、代码转换、减法器、十进制加法,解：余3码比8421码多3，因此：,A3-A0：8421码,B3-B0：0011（3）,CI0：0,7.1.2译码器和编码器,（特定含义：规则、顺序）,二进制代码,某种代码,译码,编码,译码器,编码器,一、译码器,（一）二进制译码器,二进制译码器输入输出满足：m=2n,如：24译码器38译码器416译码器,（二）十进制译码器,又称：二十进制译码器或：410译码器,译码输入：n位二进制代码,译码输出m位：,一位为1，其余为0,或一位为0，其余为1,译码输入，二进制编码0-7依次对应8个输出,38译码器74LS138,八个输出端，低电平有效。译码状态下，相应输出端为禁止译码状态下，输出均为,S1、,A0A2,使能端的两个作用：,（1）消除译码器输出尖峰干扰,EN端的正电平的出现在A0-A2稳定之后,EN端正电平的撤除在A0-A2再次改变之前,（2）逻辑功能扩展,例：用38译码器构成416译码器,例：用38译码器构成416译码器,X0-X3：译码输入,E：译码控制E=0，译码E=1，禁止译码,X3-X0：0000-0111，,第一片工作,X3-X0：1000-1111,第二片工作,例12：试用CT74LS138和与非门构成一位全加器。,解:全加器的最小项表达式应为,（三）译码器的应用,（三）数字显示译码器,（1）七段数码管,（2）七段显示译码器,：高电平亮,：低电平亮,每一段由一个发光二极管组成,输入：二十进制代码,输出：译码结果，可驱动相应的七段数码管显示出正确的数字,七段译码器CT7447,D、C、B、A：BCD码输入信号,ag：译码输出，低电平有效,熄灭信号输入/灭零输出信号,二、编码器,优先编码,功能：输入m位代码输出n位二进制代码m2n,优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。,逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出,（一）二进制编码器,将输入信号编成二进制代码的电路,如图：三位二进制编码器（8线3线编码器）。,8线3线优先编码器CT74LS148,：编码输出端,管脚定义：,（二）编码器的应用,（3）第一片工作时,编码器输出：0000-0111第二片工作时,编码器输出:1000-1111,解：（1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片,（2）实现优先编码：高位选通输出与低位控制端连接,例14：用8-3线优先编码器CT74LS148扩展成16线-4线编码器。,7.1.3数据选择器和数据分配器,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。,将传送来的或处理后的信息分配到各通道去。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,发送端，并串,接收端，串并,一、数据选择器,（一）分类：二选一、四选一、八选一、十六选一,双四选一数据选择器CT74LS153,双四选一数据选择器CT74LS153,简易符号,八中选一数据选择器CT74LS151,（二）数据选择器的应用,例：试用最少数量的四选一选择器扩展成八选一选择器。,解：（1）用一片双四选一数据选择器，实现八个输入端（2）用使能端形成高位地址，实现三位地址，控制八个输入。,例：试用四选一数据选择器构成十六选一的选择器,二、数据分配器,（一）数据分配器的功能,分配器与选择器的功能相反,一输入,多输出,逻辑符号,（二）数据分配器的应用,例：利用数据选择器和分配器实现信息的“并行串行并行”传送。,由译码器连成的数据分配器,000,0,1,1,0,译码,禁止译码,0,1,计数器的分类,按进位方式，分为同步和异步计数器,按进位制，分为模二、模十和任意模计数器,按逻辑功能，分为加法、减法和可逆计数器,按集成度，分为小规模与中规模集成计数器,7.2常用中规模时序逻辑电路,一、四位二进制同步计数器CT74161,四个主从J-K触发器构成DA:高位低位CP:时钟输入，上升沿有效R:异步清零，低电平有效LD:同步预置，低电平有效QDQA:高位低位P、T：使能端，多片级联,1、逻辑符号,输入输出CPRLDP(S1)T(S2)ABCDQAQBQCQD0000010ABCDABCD110保持110保持1111计数,CT74161功能表,(1).异步清除：当R=0，输出“0000”状态。与CP无关,(2).同步预置：当R=1，LD=0，在CP上升沿时，输出端即反映输入数据的状态,(3).保持：当R=LD=1时，各触发器均处于保持状态,(4).计数：当LD=R=P=T=1时，按自然二进制计数。若初态为0000,15个CP后，输出为“1111”，进位QCC=TQAQBQCQD=1；第16个CP作用后，输出恢复到初始的0000状态，QCC=0,2、功能,一、四位二进制同步计数器CT74161,CT74161功能表,CT74163功能表,二、四位二进制同步计数器CT74163,二、四位二进制同步计数器CT74163,采用同步清零方式。当R=0时，只有当CP的上升沿来到时,输出QDQCQBQA才被全部清零,1、外引线排列和CT74161相同,2、置数，计数，保持等功能与CT74161相同,3、清零功能与CT74161不同,比较四位二进制同步计数器,CT74163,异步清零同步预置保持计数,CT74161,同步清零同步预置保持计数,CT74161/CT74163功能扩展,连接成任意模M的计数器,1、同步预置法,2、反馈清零法,3、多次预置法,态序表计数输出NQDQCQBQA00110101112100031001410105101161100711018111091111,例1:设计M=10计数器,1.同步预置法,方法一:采用后十种状态,0110,0110,0,态序表计数输出NQDQCQBQA00000100012001030011401005010160110701118100091001,例1:设计M=10计数器,方法二:采用前十种状态,0000,1001,0,0000,1.同步预置法,仿真,例2:同步预置法设计M=24计数器,0001,1000,0,1000,0000,（24）10=（11000）2,需两片,初态为：00000001,终态：00011000,CT74161/CT74163功能扩展,连接成任意模M的计数器,1、同步预置法,2、反馈清零法,3、多次预置法,态序表NQDQCQBQA00000100012001030011401005010160110701118100091001101010111011121100,采用CT74161,0,0000,态序表NQDQCQBQA00000100012001030011401005010160110701118100091001,采用CT74161,例2:组成模9计数器,0,0000,例2:M=13计数器,态序表NQDQCQBQA00000100012001030011401005010160110701118100091001101010111011121100,采用CT74163,0,0000,仿真,CT74161/CT74163功能扩展,连接成任意模M的计数器,1、同步预置法,2、反馈清零法,3、多次预置法,M=10计数器,态序表NQDQCQBQA00000,例1:分析电路功能,20101301104011151000,711018111091111,10100,61100,三、四位二进制可逆计数器CT74193,输入输出CPUCPDRLDABCDQAQBQCQD1000000ABCDABCD101加法计数101减法计数1101保持,CT74193功能表,三、四位二进制可逆计数器CT74193,DA:高位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QDQA:高位低位,（一）、逻辑符号,加到最大值时产生进位信号QCC=0,减到最大值时产生借位信号QDD=0,连接成任意模M的计数器,1、接成M16的计数器,（二）、CT74193功能扩展,三、四位二进制可逆计数器CT74193,态序表NQDQCQBQA00110101112100031001410105101161100711018111091111,例1：用CT74193设计M=9计数器,方法一:采用异步预置、加法计数,1、接成M16的计数器,0110,0110,方法二:采用异步预置、减法计数,态序表NQDQCQBQA01001110002011130110401015010060011700108000190000,1001,1001,例1：用CT74193设计M=9计数器,1、接成M16的计数器,1001,1100,0000,0000,方法二:采用减法计数异步预置利用QCB端,M=(147)10=(10010011)2,1001,1100,1100,1001,例1:用CT74193设计M=147计数器,2、接成M16的计数器,输入输出CPR0（1）R0（2）Sg（1）Sg（2）QAQBQCQD1100000110000011100100计数000000,四、异步计数器CT74290,四、异步计数器CT74290,(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器CPB入QDQB出CPA、CPB:时钟输入端R01、R02:直接清零端Sg1、Sg2:置9端QDQA:高位低位,（一）、逻辑符号,1.直接清零：当R01=R02=1，Sg1、Sg2有低电平时，输出“0000”状态。与CP无关,2.置9：当Sg1=Sg2=1时，输出1001状态,3.计数：当R01、R02及Sg1、Sg2有低电平时，且当有CP下降沿时，即可以实现计数,（二）、功能,四、异步计数器CT74290,在外部将QA和CPB连接构成8421BCD码计数CPA入QDQA出,在外部将QD和CPA连接构成5421BCD码计数CPB入QAQDQCQB出,例1：采用CT74290设计M=6计数器,方法一：利用R端,M=6态序表NQAQBQCQD00000110002010031100400105101060110,0110,0000,例2：采用CT74290设计M=7计数器,M=7态序表NQAQBQCQD0000011000201003110040010510106011071001,方法二：利用S端,1001,0110,例3：用CT74290设计M=10计数器,M=10态序表NQAQDQCQB00000100012001030011401005100061001710108101191100,要求：采用5421码计数,例4：用CT74290设计M=88计数器,方法三：采用两片CT74290级联,0,1,移位寄存器,五、寄存器,单向移位寄存器,双向移位寄存器,（一）、中规模寄存器CT74175,四个D触发器构成,2.功能:CT74175真值表输入输出RCPDQ011001Q0,1.逻辑符号,移位寄存器,假设4是低位寄存器，1是高位寄存器,由D触发器的特性方程可知：,左移寄存器,欲存入数码1011，,采用串行输入，只有一个数据输入端,？,解决的办法：,在CP脉冲的作用下，依次送入数码,左移寄存器：,先送高位，后送低位,右移寄存器：,先送低位，后送高位,由于该电路为一左移寄存器，数码输入顺序为：,1,0,1,1,CP,Q4Q3Q2Q1,欲存入数码1011即D1D2D3D4=1011,1,1(D1),2,0(D2)1(D1),3,1(D3)0(D2)1(D1),4,1(D4)1(D3)0(D2)1(D1),CT74195功能表,00001,（二）、四位单向移位寄存器CT74195,1.清零：R=0时，输出为“0000”2送数：R=1，SH/LD=0时，当CP时，执行并行送数3右移：R=1，SH/LD=1时，CP时，执行右移：Q0由JK决定,Q0Q1，Q1Q2，Q2Q3,（二）功能,（一）逻辑符号,（二）、四位单向移位寄存器CT74195,输入,输出,(三)、四位双向移位寄存器CT74194,CT74194功能表,注：0-最高位.3-最低位,1.当R=0时，异步清零2.当MAMB时，并行送数3.当MAMB时，保持4.当MA=1，MB=0时，右移且数据从DSR端串行输入5.当MA=0、MB=1时，左移且数据从DSL端串行输入,（二）功能,（一）逻辑符号,(三)、四位双向移位寄存器CT74194,四、寄存器的应用,（二）、环形计数器,（一）、数据转换,（三）、扭环形计数器,（四）、分频器,（一）、七位串行并行转换,串行并行,并行串行,四、寄存器的应用,（二）、环形计数器,（一）、数据转换,（三）、扭环形计数器,（四）、分频器,例1：用CT1195构成M=4的环形计数器,态序表,注意：1电路除了有效计数循环外，还有五个无效循环2不能自启动3工作时首先在SH/LD加启动信号进行预置,环形计数器,环形计数器设计,1、连接方法：将移位寄存器的最后一级输出Q反馈到第一级的、K输入端,2、判断触发器个数：计数器的模为(n为移位寄存器的位数),四、寄存器的应用,（二）、环形计数器,（一）、数据转换,（三）、扭环形计数器,（四）、分频器,注意：1电路除了有效计数循环外，还有一个无效循环2不能自启动3工作时首先在R加启动信号进行清零,态序表Q0Q1Q2Q300001000110011101111011100110001,例1：M=8的扭环形计数器,扭环形计数器设计,1、连接方法：将移位寄存器的最后一级输出Q经反相器后反馈到第一级的、K输入端,2、判断触发器个数：计数器的模为2n(n为移位寄存器的位数),7.3常用中规模信号发生与变形电路,结构：结合模拟电路和数字逻辑电路于一体的中规模集成电路。应用：多谐振荡器、施密特触发器、单稳态触发器。,7.3.1集成定时器555及其应用,1、5G555电路结构与逻辑功能,组成：电阻分压器、电压比较器、基本触发器、放电三极管和输出缓冲器。电路结构和管脚排列如下图。,电阻分压器,由3个阻值均为5k欧的电阻串联构成分压器，为电压比较器cl和c2提供参考电压。当外加控制电压Vco时，比较器的参考电压将发生变化，相应电路的阈值、触发电平也将随之改变，并进而影响电路的定时参数。为了防止干扰，当不外加控制电压时，co端一般通过一个小电容(如0.01uF)接地，以旁路高频干扰。,电压比较器,电压比较器c1和c2是两个结构完全相同的理想运算放大器。当v+v-，输出高电平1信号；当v+v-，输出低电平0信号。C1的v+接VR1，v-接阈值输入TH，输出R的状态取决于VTH和VR1的比较结果。当VTHVR1，R为1；当VTHVR1，R为0。C2的v+接V/TR，v-接参考电压VR2，输出S的状态取决于V/TR和VR2的比较结果。当V/TRVR2，S为0；当V/TRVR2，S为1。,基本R-S触发器,与非门G1、G2构成低电平触发基本R-S触发器，触发器输出Q为电路输出OUT的状态。触发器的/Q端控制放电三极管的导通与截止，当外部复位信号/RD为0时，可使输出VO为0，定时器输出直接复位。,放电三极管T,D连接上拉电阻接至电源构成反相器：当Q为0，T导通，D为0；当Q为1，T截止，D为1；,输出缓冲器,提高负载能力，并隔离负载对定时器的影响。,(2)电路功能,5G555的功能表如下表所示：,当CO不接控制电压时，5G555的功能表如下表,2、5G555的应用,(1)用5G555构成多谐振荡器,多谐振荡器（矩形波发生器）：两个暂稳态，电路一旦起振既在两个暂稳态之间交替变化，输出矩形波。电路和波形图如图所示：,电路构成:5G555、电阻R1和R2、C；D端经R1接至电源构成反相器；R2和C构成积分电路。电路工作原理：第一个暂稳态接通电源瞬间，Vc不能突变，VTH2/3Vcc,V/TR1/3Vcc,OUT状态为1，/Q为0，T截止，电源经R1、R2对C进行充电，Vc逐渐增加；第二个暂稳态Vc充电至2/3Vcc，此时OUT为0，/Q为1，T导通，电容经R2和T放电，Vc逐渐下降；振荡Vc下降至1/3Vcc时，OUT由0变回1，T截止，电源经R1、R2对C进行充电，电路返回第一个暂稳态。,多谐振荡器,用5G555构成多谐振荡器,输出脉冲信号参数计算:充电时常数放电时常数矩形波振荡周期矩形波振荡频率矩形波的占空比,思考：如何构成占空比可调的多谐振荡器？,占空比可调的多谐振荡器,电路改进如右图所示：,充电时常数放电时常数占空比为,调节Rw即可调节占空比。,(2)用5G555构成施密特触发器,特殊的双稳态时序电路。特性：施密特触发器属于电平触发，对于缓慢变化的信号同样适用；对于正向和负向增长的输入情号，电路有不同的阈值电平。（回差特性或滞后特性）,(2)用5G555构成施密特触发器,施密特触发器逻辑符号电压传输特性,正向阈值电平（上限触发电平）：V1上升时的阈值电压VT+负向阈值电平（下限触发电平）：V1下降时的阈值电压VT-,电路工作原理：当VI从0开始逐渐升高时，若VI1/3Vcc，则VTHV/TR1/3Vcc，电路输出为高电乎，若VI处于1/3VccVI2/3Vcc，则VTH2/3Vcc，而V/TR1/3Vcc，电路输出保持高电平不变，若VI上升到VI2/3Vcc时，则VTHV/TR2/3Vcc，电路输出为低。可见电路正向阈值电压为2/3Vcc。传输特性a-b-c-d.,施密特触发器电路,电路工作原理：当VI从高于2/3Vcc开始逐渐下降时，若VI处于1/3VccVI2/3Vcc时，VTH2/3Vcc，V/TR1/3Vcc，电路输出保持低电平不变，当VI下降到VI1/3Vcc，则VTHV/TR1/3Vcc，电路输出为高电平，可见电路的负向阈值电压1/3Vcc。传输特性d-c-e-f。该电路的回差特性：,典型应用：波形变换、脉冲整形、幅值鉴别。波形变换-施密特触发器能将正弦波、三角波或任意形状的模拟信号波形变换成矩形波。,波形变换,施密特触发器电路,施密特触发器传输特性,脉冲整形-经传输后的矩形脉冲往往由于干扰及传输线路的分布电容等因素而使信号发生畸变，出现前、后沿变坏或信号电平波形上叠加脉动干扰波等现象。用施密特触发器，选择适当的回差电压，即可对输入信号整形后输出。,幅值鉴别-施密特触发器能在一系列幅值各异的脉冲信号中鉴别出幅值大于VT+的脉冲，并产生对应的输出信号。,脉冲整形,幅值鉴别,(3)用5G555构成单稳态触发器,单稳态触发器-电路只有一个稳态,在外来触发脉冲作用下,电路由稳态翻转到暂稳态,维持一段时间后,自动回到稳态.暂稳态维持时间长短取决于电路自身参数.,工作原理:稳态-暂稳态-稳态.稳态-当末加触发脉冲时，Vi保持高，V/TR1/3Vcc,设刚接通电源时输出为高，T截止，电源经R和C充电。开始时Vc很小，即VTH2/3Vcc。输出维持高电平，当Vc逐渐上升到大于2/3Vcc时，使输出Vo变为低电平。这时放电三极管T导通，电容c通过T迅速放电，Vc下降，直至Vc0。由于此时VTH2/3Vcc，V/TR1/3Vcc，所以输出保持低电平不变，即输出稳定在0状态，可见，稳态时Vo0，T导通。,单稳态触发器电路,单稳态触发器电路时序图,(3)用5G555构成单稳态触发器,稳态-当从VI输入一个触发脉冲时，VI从1到o的跳变，使V/TR1/3Vcc，此时VTH仍为低(2/3Vcc)t故输出Vo由0变为1，电路进入暂稳恋：Vo1，T管截止，电源经R向c充电。在暂稳态期间，Vi端的触发脉冲撇消，使Vi变为1，即V/TR1/3Vcc，且随着电源对C的充电，Vc按指数规律上升，待Vc上升到大于2/3Vcc时，Vo由1变为o暂稳态结束。此时T导通，电容c迅速放电直至Vc=0，电路自动返回到稳态。脉宽的计算与调整：脉宽tW:脉宽调整：调节R、C的参数即可。单稳态触发器在数字系统中的应用：脉冲整形、定时和延迟等,单稳态触发器电路,单稳态触发器电路时序图,7.3.2集成D/A转换器,数/模转换器(D/A):把数字信号转换成模拟信号的器件.,模/数转换器(A/D):把模拟信号转换成数字信号的器件.,1.D/A转换的基本原理,(1)转换原理,D/A转换的基本思想:把数字量的每一位代码按其权的大小转换成相应的模拟量,并把代表各数字量的模拟量相加,便可得到与数字量对应的模拟量.主要组成部分:数字寄存器,模拟电子开关,解码网络,求和电路,基准电压源.,(2)转换特性,转换特性:D/A转换器输入数字量和模拟量之间的对应关系.,D:数字量;A:模拟量;K:比例系数.,1.D/A转换的基本原理,如右图:设输出模拟量的满刻度值为Am,则当数字量为0001，即只有最低有效位(LSB)为1，其余各位为0时，电路输出最小模拟量推广到一般情况，n位输入的DA转换器所能转换输出的最小模拟量,分别从虚线A、B、C、D处向右看的二端网络等效电阻都是R。不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，也就是不论输入数字信号是1还是0，各支路的电流不变。,倒T型电阻网络D/A转换器,2.D/A转换器的类型和参数,(1)D/A转换器的类型(参见教材P267）,(2)主要参数(参见教材P267-268）,3.典型芯片,(1)引脚功能,(2)电路结构与工作方式,组成:两个8位数据缓冲器，8位D/A转换，3个控制逻辑门，反馈电阻Rf。,控制信号:/CS片选/WR1写入信号1/WR2写入信号2ILE允许输入锁存/XFER传递控制,0832的3种工作方式,双缓冲方式:首先在/CS、ILE和/WR1控制下，将输入数据锁存到输入寄存器，然后在/XFER和/WR2控制下将输入寄存器中的数据锁存到DAC寄存器。单缓冲方式：输入数字量只进行一次缓冲。具体实现可令两个寄存器中的一个处于受控状态，另一个处于直通状态。直通方式：输入数字量不进行缓冲，直接作用在D/A转换器上。,7.3.3集成A/D转换器,A/D转换的过程：采样、保持、量化和编码。,A/D转换:将模拟量转换成数字量。,1A/D转换器的基本原理,模拟电子开关S在采样脉冲CPS的控制下重复接通、断开的过程。S接通时，ui(t)对C充电，为采样过程；S断开时，C上的电压保持不变，为保持过程。在保持过程中，采样的模拟电压经数字化编码电路转换成一组n位的二进制数输出。,2A/D转换器的类型,并行比较型A/D转换器、逐次比较型A/D转换器、双积分型A/D转换器。以逐次比较型为例讲解。,基本原理：转换开始前先将所有寄存器清零。开始转换以后，时钟脉冲首先将寄存器最高位置成1，使输出数字为1000。这个数码被D/A转换器转换成相应的模拟电压uo，送到比较器中与ui进行比较。若uiuo，说明数字过大了，故将最高位的1清除；若uiuo，说明数字还不够大，应将这一位保留。然后，再按同样的方式将次高位置成1，并且经过比较以后确定这个1是否应该保留。这样逐位比较下去，一直到最低位为止。比较完毕后，寄存器中的状态就是所要求的数字