组合逻辑电路的特点、分析、设计方法-CH6.ppt

第六章组合逻辑电路,6.1概述,6.2组合逻辑电路的分析方法和设计,6.3编码器,6.4译码器,6.5数据选择器和分配器,6.6加法器和数值比较器,6.7组合逻辑电路中的竞争冒险,退出,本章小结,学习要点：*组合电路的分析方法和设计方法*利用数据选择器和可编程逻辑器件进行逻辑设计的方法*加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法,6.1概述,组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）,组合逻辑电路的描述:逻辑表达式、真值表、卡诺图逻辑图,6.2组合逻辑电路的分析方法和设计方法,6.2.1组合逻辑电路的分析方法,6.2.2组合逻辑电路的设计方法,退出,6.2组合逻辑电路的分析方法和设计方法,6.2.1组合逻辑电路的分析方法,一、基本分析方法1、根据给定的逻辑电路写出输出逻辑函数式方法：从输入端向输出端逐级写出各个门输出对其输入的逻辑表达式，从而写出整个逻辑电路的输出对输入变量的逻辑函数式。2、列出逻辑函数的真值表3、分析逻辑功能,1,化简,2,2,从输入到输出逐级写出,逻辑图,逻辑表达式,最简与或表达式,3,真值表,3,4,4,当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。,最简与或表达式,电路的逻辑功能,二、分析举例,例6.2.1分析图所示逻辑电路的功能,图6.2.1逻辑电路,1、写出输出逻辑函数表达式,解：,2、列出逻辑函数的真值表,3、逻辑功能分析,由表可看出，在输入A、B、C三个变量中，有奇数个1时，输出Y为1，否则Y为0。因此，电路为三位判奇电路。,例6.2.2分析如图电路的逻辑功能,6.2.2逻辑图,1、逻辑表达式,2、最简与或表达式,3、真值表,4、电路的逻辑功能,电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。,5、用与非门实现,6.2.2组合逻辑电路的设计方法,一、基本设计方法1.分析设计要求，列出真值表根据题意确定输入变量和输出函数及它们相互间的关系,然后列出真值表.2.根据真值表写出输出逻辑函数表达式3.对输出逻辑函数进行化简4.根据最简输出逻辑函数式画逻辑图,二、设计举例,1、单输出组合逻辑电路的设计例6.2.3设计一个A,B,C三人表决电路.当表决同意提案时,多数人同意，提案通过,同时A具有否决权.用与非门实现.解:分析设计要求，列出真值表.设A,B,C三个人表决同意提案时用1表示,不同意时用0表示;Y为表决结果,提案通过用1表示,通不过用0表示,同时还应考虑A具有否决权.列出真值表6.2.3,表6.2.3,真值表,1,2,2,逻辑表达式,1,3,卡诺图,最简与或表达式,化简,4,5,逻辑变换,6,逻辑电路图,化简,4,1,1,1,Y=,AB,+AC,5,6,6.3编码器,6.3.1二进制编码器,6.3.2二十进制编码器,6.3.3优先编码器,退出,6.3编码器,编码：具有特定意义的信息编程相应二进制代码的过程。分类：二进制编码器二-十进制编码器优先编码器,6.3.1二进制编码器,用n位二进制代码对2n个信号进行编码的电路-称为二进制编码器,1、3位二进制编码器,输入8个互斥的信号输出3位二进制代码,真值表,逻辑表达式,逻辑图,6.3.2二十进制编码器,将09十个十进制数转换为二进制代码的电路称为二-十进制编码器,1、8421BCD码编码器,输入10个互斥的数码输出4位二进制代码,真值表,逻辑表达式,逻辑图,6.3.3优先编码器,优先编码器:同时输入多个编码信号时,电路只对其中优先级别最高信号进行编码,而不会对级别低的信号编码,这个电路称作优先编码器.说明:在优先编码器中,是优先级别高的编码信号排斥级别低的,至于优先权的顺序，这完全是根据实际需要来确定的.,集成10线-4线优先编码器,真值表,Y3、Y2、Y1、Y0为数码输出端，输出为8421BCD码(若Y3、Y2、Y1、Y0，输出为8421BCD码的反码），I1I9为编码信号输入端，输入高电平有效（若为I1I9输入低电平有效）。思考题1、什么叫编码？什么叫编码器？它的主要功能是什么？2、一般编码器输入的编码信号为什么是互相排斥的？3、什么叫优先编码器？,6.4译码器,6.4.1二进制译码器,6.4.2二十进制译码器,6.4.3数码显示译码器,6.4.4用译码器实现组合逻辑函数,退出,6.4译码器,译码:编码的逆过程.6.4.1二进制的译码器二进制译码器:将输入二进制代码译成相应输出信号的电路.,逻辑表达式,功能表,分析,（1）当STA=0，或STB+STC=1时，EN=0，所有输出译码与非门被封锁，译码器不工作，输出Y0Y7都为高电平1。（2）当STA=1且STB+STC=0时，EN=1，所有输出译码与非门解除封锁，译码器工作，输出低电平有效。,集成二进制译码器74LS138,用两片74LS138组成的4线16线译码器,6.4.2二-十进制译码器,二-十进制译码器:将4位BCD码的十组代码翻译成09十个对应输出信号的电路。,二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。,74LS42二-十进制译码器功能表,逻辑表达式,逻辑图,6.4.3数码显示译码器,显示译码器:由译码器和驱动器组成.一、七段数字显示器1、七段半导体数码显示器,二、七段显示译码器,74LS47显示译码器的功能表,分析：（1）消隐功能。当BI=0时，输出YaYg都为低电平0,各字段都熄灭.(2)数码显示.当BI=1时,译码器工作.,6.4.4用译码器实现组合逻辑函数,例用一个3线-8线译码器实现函数解：当STA接+5V,STB和STC接地时。得到对应个输入端的输出Y：,若将输入变量A、B、C分别代替A2、A1、A0,则可到函数,可见，用3线-8线译码器再加上一个与非门就可实现函数Y，其逻辑图如图所示.,逻辑图,例6.4.2三台电动机的工作情况用红、黄两个指示灯进行监视。当一台电动机的故障时，黄灯亮；当两台电动机的故障时，红灯亮；当三台电动机出故障时，红灯和黄灯都亮。试用译码器和门电路设计控制电路,解：设三台电动机A、B、C，出故障时为1，正常工作时为0。红、黄两个指示灯为YA、YB，灯亮为1，灯灭为0。由此可列出真值表,输出逻辑函数式,选用3线8线译码器CT74LS138，将YA、YB式与CT74LS138的输出表达式进行比较得,画连接图,图6.4.8例6.4.2的连接图,思考题1、什么是译码？什么叫译码器？二进制译码器为什么又称最小项译码器？2、二进制译码器、二-十进制译码器、数码显示译码器三者之间有哪些区别？,6.5数据选择器和分配器,6.5.1数据选择器,6.5.2数据分配器,退出,6.5数据选择器和分配器,数据选择器按要求从多路输入选择一路输出，根据输入端的个数分为四选一、八选一等等。在数据选择器中，通常用地址输入信号来完成挑选数据的任务。如一个4选1的数据选择器应有两个地址输入端，同理，对一个8选1的数据选择器，应有3个地址输入端。其功能如图所示的单刀多掷开关。,6.5.1数据选择器,数据选择器:根据地址码的要求，从多路输入数据中选择其中一路输出的电路.一、4选1数据选择器如图为4选1数据选择器的逻辑图,图中D3D0为数据输入端,A1、A0为地址信号输入端，Y为数据输出端，ST为使能端，输入低电平有效。,图6.5.1四选一数据选择器(a)逻辑图;(b)符号图,ST,四选一功能表,四选一选择器的逻辑图和功能表,其中,A1、A0为控制数据准确传送的地址输入信号,D0D3供选择的电路并行输入信号,为选通端或使能端，低电平有效。当ST=1时，选择器不工作，禁止数据输入。ST=0时，选择器正常工作允许数据选通。由图3.20可写出四选一数据选择器输出逻辑表达式,二、8选1数据选择器,74LS151是一种典型的集成电路数据选择器。如图6.5.3所示是74LS151的管脚排列图和逻辑功能示意图。它有三个地址端A2A1A0。可选择D0D7八个数据，具有两个互补输出端W和。其功能如表6.5.3所示.由功能表写出8选1数据选择器的输出逻辑函数表达式,表6.5.374LS151的功能表,图6.5.374LS151数据选择器（a）逻辑功能示意图;(b)管脚图,三、用数据选择器实现组合逻辑函数,利用数据选择器，当使能端有效时，将地址输入、数据输入代替逻辑函数中的变量实现逻辑函数。例6.5.1试用八选一数据选择器74LS151产生逻辑函数解把逻辑函数变换成最小项表达式：,八选一数据选择器的输出逻辑函数表达式为,若将式中A2、A1、A0用A、B、C来代,D0=D1=D3=D6=1,D2=D4=D5=D7=0，画出该逻辑函数的逻辑图，如图所示。,图6.5.4例6.5.1的逻辑图,例6.5.2用双4选1数据选择器CC14539和非门构成一位全加器。,解：（1）分析设计要求，列出真值表。设二进制数在第i位相加，输入变量分别为被加数Ai、加数Bi、来自低位的进位数Ci-1。输出逻辑函数分别为本位和Si、向相邻高位的进位数Ci。其真值表如表6.5.4所示.(2)根据真值表写出输出逻辑函数.,表6.5.4全加器的真值表,(3)写出数据选择器的输出逻辑函数,(4)将全加器的输出逻辑函数式与数据选择器的输出逻辑函数式进行比较。,设时，则,（5）画连接图。,6.5.2数据分配器,数据分配器:根据地址信号的要求，将一路数据分配到指定输出通道上去的电路。图6.5.7所示为由3线-8线译码器CT74LS138构成的8路数据分配器。图中A2A0为地址信号输入端,Y0Y7为数据输出端,可从使能端STA、STB、STC中选择一个作为数据输入端D。,由74LS138构成的1路-8路数据分配器,图6.5.73线8线译码器CT74LS138作8路数据分配器,6.6加法器和数值比较器,6.6.1加法器,6.6.2数值比较器,退出,6.6加法器和数值比较器,6.6.1加法器一、半加器半加器：只考虑两个一位二进制数的相加，而不考虑来自低位进位书的运算电路。,设计一位二进制半加器,输入变量有两个，分别为加数A和被加数B;输出也有两个，分别为和数S和进位C。列真值表如表6.6.1所示。,表6.6.1半加器的真值表,由真值表写逻辑表达式：Si=Ci=AB画出逻辑图如图6.6.1所示，,图6.6.1半加器及其逻辑符号(a)逻辑图；(b)逻辑符号,二、全加器,全加器是完成两个二进制数Ai和Bi及相邻低位的进位Ci-1相加的逻辑电路。设计一个全加器，其中，i和i分别是被加数和加数，i-1为相邻低位的进位，i为本位的和，i为本位的进位。全加器的真值表如表6.6.2所示。,表6.6.2全加器的真值表,由真值表写出逻辑表达式,图6.6.3是全加器的逻辑图和逻辑符号。在图6.6.3(b)的逻辑符号中，CI是进位输入端，CO是进位输出端。,图6.6.3全加器（a）逻辑图;（b）逻辑符号,三、多位加法器多位数相加时，要考虑进位,进位的方式有串行进位和超前进位两种。可以采用全加器并行相加串行进位的方式来完成，图6.6.4是一个四位串行进位加法器。,图6.6.4四位串行进位加法器,6.6.2数值比较器,数值比较器:用于比较两个数大小或相等的电路。一、1位数值比较器设计比较两个一位二进制数A和B大小的数字电路，输入变量是两个比较数和，输出变量YAB、YAB、YAB分别表示AB、AB和AB三种比较结果，其真值表如表6.6.3所示。,表6.6.3一位数字比较器的真值表,根据真值表写出逻辑表达式：YAB=AYAB=BYA=B=AB+=由逻辑表达式画出逻辑图如图6.6.5所示。,图6.6.5一位数据比较器,二、4位数字比较器1.集成数字比较器CC14585集成数字比较器CC14585是四位数字比较器，其管脚排列图如图6.6.6所示。,图6.6.6CC14585管脚排列图,A、B为数据输入端；它有三个级联输入端：IAB、IAB、IAB，表示低四位比较的结果输入；它有三个级联输出端：YAB、YAB、YAB，表示末级比较结果的输出。其功能表如表6.6.4所示。从表中可以看出，若比较两个四位二进制数A（A3A2A1A0）和B（B3B2B1B0）的大小,从最高位开始进行比较，如果A3B3，则A一定大于B;反之,若A3B3，则一定有A小于B；若A3B3，则比较次高位A2和B2,依此类推直到比较到最低位，若各位均相等，则A=B。,表6.6.4四位数字比较器功能表,2.数字比较器的扩展74LS85数字比较器的串级输入端IAB、IAB、IAB是为了扩大比较器功能设置的,当不需要扩大比较位数时,IAB、IAB接低电平,IAB接高电平；若需要扩大比较器的位数时,只要将低位的FAB、FAB和FAB分别接高位相应的串接输入端IAB、IAB、IAB即可。用两片74LS85组成八位数字比较器的电路如图6.6.7所示。,图6.6.7两片CC14585组成8位数值比较器,6.7组合逻辑电路中的竞争冒险,6.7.1竞争冒险现象及其产生的原因,6.7.2冒险现象的判别,6.7.3消除冒险现象的方法,退出,6.7组合逻辑电路中的竞争与冒险现象,6.7.1.产生竞争和冒险的原因组合电路中，若某个变量通过两条以上途径到达输入端，由于每条路径上的延迟时间不同，到达逻辑门的时间就有先有后，这种现象称为竞争。由于竞争，就有可能使真值表描述的逻辑关系受到短暂的破坏，在输出端产生错误结果，这种现象称为冒险。如图6.7.2(a)所示，其逻辑表达式Y=A+A,由于G1的延迟,的输入要滞后于A的输入，致使G2的输出出现一个高电平窄脉冲，如图6.7.2(b)所示。,图6.7.2产生证尖峰脉冲冒险(a)逻辑图(b)考虑门延迟时间的工作波形,(a),(b),6.7.2冒险现象的判别在组合逻辑电路中，是否存在冒险现象，可通过逻辑函数来判断.若组