（测试计量技术及仪器专业论文）基于动态配置的dso数据采集与存储系统研究.pdf

摘要 摘要 随着电子技术的高速发展，大规模可编程器件的出现，以及电子设计自动化 技术的不断发展，如何提高器件的利用率，用有限的资源去实现更大规模的逻辑 设计，成为国际学术界研究的一个热点。在这种条件下，国外学者提出了动态配 置这个概念并对其研究。动态配置技术可以应用于多个领域，当然也适用于数字 存储示波器( d s 0 ) 。 本文就采样率1 g s p s 数据采集与存储系统阐述了一种设计思路，并详细论述 了其设计过程。在研究剖析动态配置系统构成原理的基础上，通过分析d s o 工作 在不同状态时对电路的不同设计需求合理划分电路设计方案，设计优化，减少电 路冗余度，提升系统的性能并通过动态配置技术实现了对d s o 数据采集与存储系 统的动态加载。 本文在最后给出了动态配置和数据采集与存储系统中电路的调试过程。 本文的主要内容包括： 研究了基于动态配置的d s o 数据采集与存储系统的构成原理。 搭建了基于动态配置的d s o 数据采集与存储系统的硬件平台。 在f p g a 内完成了系统工作时钟电路、d s p 接口电路、采集及存储控制电路、 触发电路的设计。 基于d s p 实现了对d s o 数据采集与存储系统的调试。 基于d s p 实现了对f p g a 动态配置。 关键词：f p g a ，d s p ，数据采集，动态配置 a b s t r a c t a b s t r a c t w i t ht h eh i g hs p e e dd e v e l o p m e n to ft h ee l e c t r o n i ct e c h n o l o g y , t h ee m e r g e n c eo f l a r g e s c a l ep l da n dt h ed e v e l o p m e n to fe d a ，h o wt oi m p r o v et h e u l t i l i a z t i o no f d e v i c e sa n du s el i m i t e dr e s o u r s et oa c h i v eal a r g e - s c a l el o g i cd e s i g nc o m et oah o to f i n t e r n a t i o n a la c a d e m i cs t u d y f r o g e i ns c h o l a r sp u tf o r w a r dt h ec o n c e p to fd y n a m i c r e c o n f i g u r a t i o na n dr e s e a r c hi t d y n a m i cr e c o n f i g u r a t i o nc a nb ea p p l i e d t oan u m b e ro f a r e a s ，w h i c hc a nb ea p p l i e d t od s ot o o t h ep a p e re x p o u n d sd e s i g na n di m p l e m e n tp r o c e s so fa1g s p ss a m p l er a t ea c q u i r e s y s t e m b a s e do nt h ep r i n c i p l eo fd y n a m i cc o n f i g u r a t i o ns y s t e m ，t h ed e s i g nd i v i d et h e d a t aa c q u i r es y s t e mi n t om a n ym o d u l e s ，w h i c hc a l lo p t i m i z et h ed e s i g n ，r e d u c e r e d u n d a n tc i r c u i ta n di m p r o v es y s t e mp e r f o r m a n c e ，a f t e ra n a l y z i n gd i f f e r e n ts t a t eo f d s o t h ed e s i g n i m p l e m e n t ss y s t e m sd y n a m i c - l o a dt h r o u g hu s i n gd y n a m i c r e c o n f i g u r a t i o n f i n a l l y , t h ep a p e rg i v e st h ep r o c e s so fd e b u g g i n ga b o u td y n a m i cr e c o n f i g u r a t i o n a n dt h ec i r c u i to fa c q u i r es y s t e m c o n t e n t si n c l u d e d ： r e a s e a r c ht h ec o m p o s i t i o no ft h ed a t aa c q u i r es t o r a g es y s t e mo fd s ob a s e do n d y n a m i cr e c o n f i g u r a t i o n s e t u pt h eh a r d w a r ep l a t f o r mo f t h ed a t aa c q u i r es t o r a g es y s t e mo fd s ob a s e do n d y n a m i cr e c o n f i g u t a t i o n b u i l ds o p ci nt h ef p g a i m p l e m e n tt h ed e s i g no fs y s t e m sw o r k i n gc l o c kc i r c u i t ， t h ed s pi n t e r f a c ec i r c u i t ，a c q u i r ec i r c u i t ，s t o r a g ec i r c u i ta n dt r i g g e rc i r c u i t d e b u g t h ee n t i r ed a t aa c q u i r es t o r a g es y s t e mb yt h ed s e d y n a m i c a l l yr e c o n f i g u r et h ef p g ab yt h ed s p k e yw o r d s ：f p g a ，d s p , d a t aa c q u i r e ，d y n a m i cr e c o n f i g u r a t i o n i i 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方 外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为 获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与 我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的 说明并表示谢意。 签名：鞠| l 垡j 匾一日期：2 。7 年罗月二岁日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘， 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 签名：i 童! ! 墨生固导师签名：竖二! ：查： 日期：2 口7 年f 月二；日 第一章引言 1 1 动态配置的概念 动态配置技术，就是利用f p g a 可以多次重复编程配置的特点，通过时分复 用的方式把一个纯空间的数字逻辑系统化解为在时间、空间混合构建的数字逻辑 系统。这样的数字逻辑系统不仅能够可以实现原有的系统的所有功能，而且实现 f p g a 资源的利用率很大的提高。 基于f p g a 动态配置技术其实就是实现f p g a 的动态重构，所谓的动态重构 就是利用f p g a 外部的微处理器下载不同的配置文件到f p g a ，从而实现局部或者 全局逻辑的重建。所谓局部逻辑重建意味着在系统实时运行当中，能够只对其内 部需要修改的逻辑单元进行重新配置，没有被修改的逻辑单元将不受影响，正常 工作。全局逻辑重建是指要对系统内部整个逻辑单元重新配置。这种技术既基于 微处理器和复杂可编程逻辑器件，因此设计灵活、易升级，又具有速度快、效率 高的特点。基于这种技术的数字逻辑系统，能以较少的硬件资源实现较复杂的逻 辑电路功能，提高了系统资源的利用率，又显著地降低了系统的功耗。 1 2 动态配置发展的历程及国内外现状 动态配置的概念很早就被提出，但是由于硬件条件的限制，只停留在理论研 究阶段。近年来可编程器件伴随着微电子制造工艺的发展取得了长足的进步，今 天已经发展成为可以完成超大规模的复杂组合逻辑与时序逻辑的复杂可编程逻辑 器件( f p g a ) 。基于f p g a 可以实现大规模的数字逻辑系统。大规模的数字逻辑 系统可以划分为各种逻辑功能的模块，些功能模块组合在一起可以实现系统的 相应的功能。随着数字逻辑系统规模的扩大，在一定的时间内，其功能模块的利 用率低下。系统功能模块的利用率低下也就意味着f p g a 内部资源的利用率低下。 如何提高f p g a 资源的利用率和用有限的资源区实现更大规模的逻辑设计成为了 国际学术界研究的一个热点。国内在这方面的研究起步比较晚，这也是我们正在 研究的内容。 动态配置技术( 动态重构技术) 广泛的应用于基于静态存储器( s m x m ) 和专门 电子科技大学硕士学位论文 结构的f p g a 。f p g a 在一定的控制逻辑的驱动下，不仅能实现系统重新配置电路 功能同时还能对芯片逻辑功能实现系统的高速动态变换。动态重构技术可以细划 分为局部动态重构技术和全局动态重构技术。 全局动态重构技术 在系统运行过程中，通过微处理器，下载不同逻辑功能的配置数据流到f p g a ， 完成f p g a 全局的配置。 局部动态重构技术 在系统运行过程中，保证其基本功能正常功能不变的情况下，下载需要添加 的逻辑功能的配置数据流到f p g a ，完成f p g a 局部的配置。 大多数f p g a 都是基于查找表结构，它们一般只适用于全局动态重构，通过 向一次下载全部配置数据而设定的逻辑功能。根据的容量、配置方式等不同，全 部重构时间为几毫秒到几秒不等。近年来，由于f p g a 的快速发展，x i l i n x 和 a l t e r a 公司都分别推出了可以实现局部动态重构的f p g a 。 1 3 数据采集与存储系统的概念 数据采集技术是是指将温度、压力、流量、位移等模拟量采集、转换成数字 信号，并送入相应的模块进行存储、处理、和输出处理结果的过程。数据采集系 统就是实现数据采集的系统，它在自动测试、生产控制、通信、信号处理等领域 占有极其重要的地位。 数据采集与存储系统是整个数字存储示波器的核心。模拟信号的数字化、数 据的采集控制和存储都由该系统完成。随着数字电路的发展，数据采集与存储系 统有了更好的稳定性。示波器的数据采集与存储系统的一般是由 a d + d s p + f p g a ( c p l d ) 构成。其中a d 完成把模拟信号转化为数字信号，f p g a 或c p l d 是用来对整个系统进行控制和存储，而d s p ( 数字信号处理器) 对数据进行 处理。在实际研发中，数据采集与存储系统中的采样率、分辨率、存储深度等指 标需要不断的提升，给研发人员带来了一定难度。 典型的数字存储示波器的数据采集与存储系统【l j 如图1 1 所示： 2 第一章引言 触发信号 1 4 本文研究的内容 图1 1d s o 数据采集与存储系统图 本文在简介动态配置系统构成原理的基础上，阐述了动态配置系统软、硬件 设计。未划分工作状态的d s o 数据采集与存储系统的电路冗余度大，f p g a 内部 资源的利用率低下，f p g a 内部时序也相对的紧张，可移植性差。为了解决这些问 题，本设计中引入了动态配置技术。基于动态配置的思想和d s o 数据采集与存储 系统工作原理，实现了该系统工作状态的划分。在不同的工作方式下的数据采集 与存储系统可以划分为一些相应的逻辑功能模块，并基于f p g a 完成了这些逻辑 功能模块的电路设计。最后，通过动态配置f p g a 实现了d s o 在运行中数据采集 与存储系统不同工作状态下的转换，同时也降低了f p g a 的功耗。 本文共分六章，分别是：第一章引言。第二章系统设计方案及主要器件选型。 第三章系统电路设计。第四章系统软件实现。第五章系统调试。第六章结论和展 塑。 3 电子科技大学硕士学位论文 第二章系统设计方案及主要器件选型 本章主要在研究了基于f p g a 动态配置系统构成原理的基础上，阐述了基于 动态配置的d s o 数据采集与存储系统方案设计，最后对基于动态配置的d s o 数 据采集与存储系统工作方式进行了划分。 2 1 基于f p g a 动态配置系统构成原理 基于f p g a 动态配置系统构成原理如图2 1 所示： 图2 - 1 动态配置系统原理图 基于f p g a 动态配置系统主要由f p g a 配置存储器、配置控制器和基于s r a m 的f p g a 构成。数据采集与存储系统的逻辑功能1 、2 n 通过q u a r t u si i 软件生 成与之对应的配置数据流文件，然后将其存储到配置存储器的区域1 、2 n 里。 f p g a 配置控制器，控制逻辑功能1 、2 n 和对应的f p g a 配置数据流按一定的 顺序配置。 基于f p g a 动态配置系统以硬件时分复用的方式将空间上的数字逻辑系统分 解为在时间上顺序实现的数字逻辑系统。这种新型的数字逻辑系统从外部看，虽 然和原有的逻辑功能一样，但从硬件资源利用率上看，由于动态地利用的逻辑资 源，使系统的资源利用率大幅度提高，同时显著地降低了系统的成本。 4 第二章系统设计方案及主要器件选犁 2 2 系统总体方案 基于动态配置的d s o 数据采集与存储系统的构成是在动态配置f p g a 的基础 上实现的。在该系统开发阶段，需要首先利用p c 实现f p g a 的电路设计，逻辑综 合，布局布线和仿真，最后生成r b f 配置文件，将配置文件送d s p 。 基于动态配置的d s o 数据采集与存储系统构成原理如图2 2 所示： f p g a 卜hp d s p u is o 删p 图2 - 2 系统原理图 d s p 在系统设计阶段，完成接收来自p c 机的不同逻辑功能的配置数据流，写到 f l a s h 。系统运行阶段，d s p 读取不同物理区域的不同配置数据流配置f p g a ，使 其实现相应的功能。 f p g a 系统运行时，完成不同逻辑功能的时分复用执行功能。 加 a d 数模转化器，实现对模拟信号的采集，向f p g a 提供量化后的数据以便 存储。 f l a s h 对f l a s h 进行物理分区，f l a s h 不同的物理区域存放不同逻辑功能的配置数据 流。 s d r a m 完成存储f p g a 程序执行的中间结果的功能。 2 2 1 系统工作原理 d s o 数据采集与存储系统主要由三大部分组成。包括数字化时钟源，数字化 与采集存储电路以及d s p 接口控制电路。如图2 3 所示： 5 电子科技大学硕士学位论文 图2 - 3 系统工作原理图 数字化时钟源主要产生a d c 芯片的数字化时钟，为整个采集控制电路和d s p 提供时钟； 数字化与采集控制电路完成对模拟信号的量化，以及对量化后的数据进行采 集存储处理； d s p 接口控制电路完成对数字化与采集控制电路的控制和接收采集控制电路 的数据。 2 2 2 系统电路结构 数据采集与存储系统是整个示波器的核心之一，其电路结构框图如图2 4 所 示： f p g a 图2 - 4 数据采集与存储电路结构框图 6 第二章系统设计方案及主要器件选型 如上图所示，数据采集与存储系统电路细分为以下几个部分：数据采集电路、 采集控制电路、触发控制电路、数据存储电路和与e c s 接口电路。 数据采集电路 该电路是用来实现模拟信号到数字信号转换的电路。数字示波器中采用各种 性能和结构的a d c 以及为其提供采样时钟的时钟电路来实现数据采集电路。 采集控制电路 该电路负责整个采集与存储系统的数据采集和存储流程部分的管理。在数字 存储示波器器中，大多在可编程逻辑器件内部实现。 触发控制电路 该电路用来实现捕捉信号上满足观测要求的特征点及波形显示的同步。数字 存储示波器既能实现各种模拟触发功能，还能利用可编程逻辑器件中的内部资源 实现各种各样的数字触发功能。 数据存储电路 该电路基于可编程逻辑器件来实现数字存储示波器的数据存储逻辑。随着可 编程器件的不断发展，其内部资源在速度和容量方面有了明显的提升。可编程器 件可以用来实现数字存储示波器的高速以及大容量数据的缓存。 与e c s 接口电路 该电路主要实现d s p 与f p g a 的通信。 2 2 3 系统工作方式的划分 在未划分d s o 数据采集与存储系统工作方式时，设计者需把数据采集与存储 系统基于f p g a 的整个电路下载到f p g a ，会占用大量的f p g a 内部资源，也会造 成电路冗余度很大，时序很难保证正确，还会增加f p g a 的功耗。由于d s o 数据 采集与存储系统在一定的条件下，只实现其一部分功能，系统中的各个功能模块 并不是时时刻刻都在工作的，这就造成了系统的功能模块利用率低下，也就是意 味着f p g a 内部资源利用率低下。另外，对于自身资源有限的f p g a ，例如a l t e r a c y c l o n e 系列的芯片，想要实现大规模的数据采集与存储系统的逻辑设计根本 是不可能的。在本文中在分析d s o 数据采集与存储系统的工作原理的基础上，对 该系统的工作状态进行了划分，在不同条件下下载d s o 数据采集与存储系统的不 同的配置文件到f p g a 。这样既实现了数据采集与存储系统的所有功能，又解决了 上述问题。 数字存储示波器主要用来观测一定频率范围内的信号，在观测不同频率信号 7 电子科技大学硕士学位论文 时，d s o 数据采集与存储系统中电路的工作方式不同。观测高频率信号时，d s o 的时基档位设置到高速时基档位，d s o 数据采集与存储系统的采样实现方案为高 速扫描方式；观测低频率信号时，d s o 时基档位设置到低速时基档位，d s o 数据 采集与存储系统的采样实现方案为低速扫描方式。观测一些频率很低的信号时， 为了避免波形刷新速度过低，d s o 数据采集与存储系统的采样方案为滚动方式。 滚动方式下，波形从一端到另一端连续的刷新。 根据d s o 数据采集与存储系统的工作原理，可以将其划分为以下几种工作方 式。它们分别是高速扫描工作方式、低速扫描工作方式、滚动工作方式。由于数 字存储示波器在某一时刻只能工作在一定的时基下，这就决定了它在该时刻只会 处于一种工作方式，三种工作方式不会同时工作，所以对f p g a 内部的硬件资源可 以进行时分复用。 观测高频信号时，示波器的时基范围在2 n s 2 0 0 n s 之间，d s o 数据采集与存储 系统工作在高速扫描方式下，其基于f p g a 的系统框图如下： 2 5 m h z 时钟源 高速数据流 采 集 使 能 p l l 电路 高速存储电路 触发控制电路 一触发使能 -_ 】采集控制电路r 二 与 e c s 接 口 电 路 图2 5 高速扫描系统框图 在高速扫描方式下，只需要p l l 电路，高速存储电路，触发控制电路，采集 控制电路，与e c s 接口电路。触发控制电路根据功能还可以划分为正常触发电路， 自动触发电路，触发释抑电路。设计者可以根据d s o 数据采集与存储系统所要实 现的功能更改触发控制电路。 8 第二章系统设计方案及主要器件选型 2 5 m h z 的时钟信号经p l l 倍频分相后，为高速存储电路提供不同相位时钟。 高速数据流在高速存储电路降频后，在采集控制电路所提供的信号( 采集使能) 有效的情况下，写入高速存储电路中的r a m 内。当采集使能无效时，与e c s 接 口电路产生读时钟，可以读取高速存储电路中r a m 所存储的数据到d s p 。与e c s 接口电路可以通过写寄存器，控制触发控制电路。采集控制电路在接收到触发控 制电路发出的触发信号后，产生己触发标志位( 触发使能) 。 观测低频信号时，示波器的时基范围在5 0 0 n s 一2 0 m s 之间，d s o 数据采集与存 储系统工作在低速扫描方式，其基于f p g a 的系统框图如下： 图2 6 低速扫描系统框图 在低速扫描方式下，数据存储电路为低速存储电路，并且添加了时基电路。 其工作方式与高速扫描方式下工作方式大致相同，只是时基电路可以为低速 存储电路提供不同频率的时钟，从而可以实现对低频信号的观测。 观测更低频率的信号，示波器时基范围在2 0 m s 以下，d s o 数据采集与存储系 统工作在低速扫描方式，其基于f p g a 的系统框图如下： 9 电子科技大学硕+ 学位论文 图2 7 滚动方式系统框图 滚动方式下，电路最为简单，实现也很容易。时基电路为滚动存储电路提供 不同频率的时钟作为该电路的存储时钟，采集控制电路所产生的采集使能作为滚 动数据存储电路使能。滚动存储电路存储数据到达一定值后，通过与e c s 接口电 路将数据送入d s p 。 2 3 系统器件的选型 2 3 1a d o 芯片选型 a d c 0 8 2 0 0 是美国国家半导体推出的一款低功耗，8 位并行输出，最高采样率 可以高达2 5 0 m s p s 的性价比很高的模数转换芯片。 分辨率8 位 数据输出格式为单端 低电压( + 3 v ) 内部具有采样保持电路 正常工作功耗典型值：1 0 m w ，功率下降模式时，仅为l m w 当输入信号f i n = 10 0 m h z ，f s = 2 0 0 m h z 时，s n r = 4 4 d b ，s f d r = 5 4 d b 2 3 2f p g a 芯片选型 该系统，选用了f p g a 来完成接收量化数据，采集控制，触发，并将处理好 的数据存储的功能，并实现嵌入式系统的接口。 a d 芯片数据输出速率最高能达到2 5 0 m s p s ，高速i o 将数据接收到片内降速， 1 0 第二章系统设计方案及主要器件选型 然后将降速后的数据存储到f p g a 片内r a m 中。f p g a 的片内r a m 可用于存储 采集数据和整个片内的内逻辑程序测试。本设计对f p g a 的价格比较敏感，需要 用低成本的器件。 综合以上的因素，结合教研室现有的实验环境、现有的开发工具，最后选用 了a l t e r a 公司的c y c l o n e 系列f p g a ：e p l c 6 q 2 4 0 c 6 e p l c 6 q 2 4 0 c 6 的器件特性如下： l e 逻辑单元：5 9 8 0 m 4 kr a m 块：2 0 p l l s ：2 最大用户i o ：1 8 5 全局时钟网络：8 l v d s 最大数据传输速率：311 m b i f f s 2 3 3d s p 芯片选型 在高速采集存储系统中，需要对采集状态参数进行控制，并且要对采集到的 数据进行接收处理，考虑到处理器的性能和价格，最后选用了a d i 公司的 b l a c k f i n 5 31 。 b f 5 3 1 处理器有如下功能： 高达6 0 0 m h z 高性能处理器 高达1 4 8 k b y t e s 片内存储器 两个双通道存储器d m a 控制器 并行外设接h ( p p i ) g p i o 支持i t u r6 5 6 视频数据格式 2 个双通道全双工同步串行接口，支持8 个立体声1 2 s 通道 1 2 通道d m a 控制器 s p i 兼容端口 3 个定时计数器，支持p w m 支持i r d a 的u 触玎 实时时钟 “看门狗 定时器 调试, t a g 接口 i x 6 3 x 倍频的片内p l l 内核定时器 电子科技大学硕士学位论文 内核电压v d do 8 v - 1 2 v ；片内调压器支持从3 3 v - 2 5 v 的输入电压 2 3 4f p g a 配置储存器选型 s d r a m 同步动态随机存取存储器是以同步时钟为基准进行内部的命令的发 送和数据的传输，存储阵列不断的刷新来保证数据不丢失，可以指定地址进行读 写，数据读写速率可以达到1 3 3 m h z 。 f l a s h f l a s h 存储器能不加电的情况下能长期保持存储的信息，既有r o m 的特点， 又有很高的存取速度，而且易于擦除和重写，功耗很小。时钟频率可以高达1 0 多 m h z 。 1 2 第三章系统电路设计 第三章系统电路设计 本章主要为实现基于动态配置的d s o 数据采集与存储系统的设计，并对其动 态加载搭建一个硬件平台；最后完成了基于f p g a 数据采集与存储系统电路设计。 3 1 动态配置f p g a 硬件电路 f p g a 采用的是a l t e r a 公司的c y c l o n ee p l c 6 q 2 4 0 c 6 ，它可以提供动态配 置所需的配置管脚。d s p 采用的是a d i 公司推出的b f 5 3 1 芯片，利用它所提供可 复用g p i o 管脚，实现对f p g a 配置管脚的控制，完成对f p g a 的配置。在动态配 置电路中，首先将配置数据烧写入与d s p 相连的非易失f l a s h 器件中。当需要配 置f p g a 时，d s p 直接从中读取配置数据，下载并配置到f p g a 中。电路如图 3 一l 所示，f p g a 采用p s 配置方式( m s e l o 接v c c ( 3 3 v ) ，将m s e l l 接地) 。 b f 5 3 1 的5 个软件控制复用g p i o 管脚分别与f p g a 的5 个配置管脚相连，其中 c o n d o n e 是检测配置完成标志位，n s t a t u s 是配置状态位，n c o n f i g 是检测 配置状态转换位，d a t a 和d c l k 是数据传输位和时钟提供位。d s p 内部编写程 序，实现对其片外f l a s h 和s d r a m 的控制。 图3 1 动态配置f p g a 硬件电路图 v c c 锄 电子科技大学硕士学位论文 3 2d s p 外围电路 b f 5 3 1 外围的电路主要是用于保证其能够正常的工作，以下的实时时钟电路、 电压调节电路和复位、中断电路具有相应的功能配合d s p 芯片的工作。 3 2 1 实时时钟电路 b f 5 3 1 处理器需要一个实时时钟( r t c ) ，r t c 的时钟采用b f 5 3 1 处理器外 部的3 2 7 6 8 k h z 晶振。r t c 有专用的电源引脚，以使得当处理器其它部分处于低 功耗状态时r t c 仍然保持供电和时钟。同其它外设一样，r t c 可以通过产生r t c 唤醒事件将处理器从睡眠模式中唤醒。此外r t c 唤醒事件还可以将处理器从深度 睡眠模式中唤醒，并可以将片内调压器从掉电状态下唤醒。 用外部元件连接d s p 的引脚r t x i 和r t x 0 1 7 j ，如图3 2 所示： 3 2 2 电压调节电路 图3 - 2 实时时钟电路图 b f 5 3 1 内核电压o 8 5 v 到1 2 v ，它可以从外部2 2 5 v 到3 6 v 的供电电压产 生。如图3 3 所示，l m 3 6 7 0 是一款能把3 3 v 电压转换为1 2v 的电压转化芯片。 2 5 v v l nl 1 ：l o u h o o v 、， s w y v 、 一 v o u r lo i n l l5 、_ l - 一7 上c 。叶1 l m 3 6 7 0 工听 1 7 u n i t g n d 2 一 e n f b 34 图3 3 电压调节电路图 1 4 第三章系统电路设计 3 2 3 复位、中断电路 本电路用以产生一个硬件复位、不可屏蔽中断( n m i ) 或通用中断来强迫b f 5 3 1 进入一个已知状态，防止系统停留在未知状态。如图3 - 4 所示，m a x 7 0 8 t 是一款 电压监控芯片，7 4 h c l g 0 4 是一款逻辑非门芯片。 ， 、n t1r ，：； 、d j l lo ，l u f 。t l 广l f ：r 三s e t i 0 1 二d g n - d lr e s - z t = r e s e t ) 。一l + 8 i r e s e t = ) r 6 7 1 ，一_ _ _ ：j l 、工 + 、承r s t 。 ：u 3、d ：3 、d dr s t i n c 正，、，1 f 一 n cv c c p f lp f oa ；p 了i 、了 r 6 8 s w l4 、l 捧7 0 盯 【31 一上 g n dy 1 3 0 k l o ；d g n d _ 7 - ；h c l g o 毒 。囊一 互lo d g x d ，i r 图3 - 4 复位、中断电路图 3 3d s p 读写外部存储器电路 b f 5 3 1 外部总线接e l 单元( e b i u ) i ! p 可以用于异步设备( 例如：f l a s h 、e p r o m 、 r o m 、s r a m 和存储器映射i o 设备) 也可以用于同步设备( 例如：s d r a m ) 。 b f 5 31 异步存储器接口支持4 个异步存储区域，每个区域都有唯一的存储器 选择端，如表3 1 所示： 表3 1异步存储块地址范围 存储块选择 起始地址结束地址 a m s 3 ( 低有效) 2 c o o0 0 0 02 f f f f f f f a m s 2 】( 低有效) 2 8 0 0 0 0 0 02 b f f f f f f a m s i 】( 低有效) 2 4 0 0 0 0 0 02 7 f ff f f f a m s o 】( 低有效) 2 0 0 0 0 0 0 02 3 f ff f f f b f 5 31 片外f l a s h 存储器的起始地为2 0 0 00 0 0 0 ，结束地址2 3 f ff f f f 。 b f 5 3 1 内部的s d r a m 控制器控制d s p 与s d r a m 之间的数据传输。d s p 支 1 5 电子科技大学硕士学位论文 持与s d r a m 的无缝接口，最多可接4 个标准的s r d r a m 快，每块最大可为 1 2 8 m b ，整个s d r a m 最大容量为5 1 2 m b 。s d r a m 的起始地址为0 0 0 00 0 0 0 ，结 束地址为0 8 0 00 0 0 0 。 d s p 与外部存储器s d r a m 和f l a s h 的电路连接图，如图3 - 5 所示： 3 4a d o 工作电路 图3 - 5d s p 读写外部存储器电路图 实现d s o 对波形的显示，首先要对模拟信号进行采样，数据采集电路中所采 用的a d 决定了示波器的采样率。本设计中采用a d 0 8 2 0 0 作为a d 转换器，电路 原理图如图3 - 6 所示： 1 6 第三章系统电路设计 图3 - 6a d 电路图 c l k 时钟采样时钟引脚，与f p g a 相应的引脚相连，也就是f p g a 给a d 提供采样时钟。本设计中是并行采样方式，用四片a d 实现d s o 数据采集与存储 1 7 电子科技大学硕士学位论文 系统的采样率最高可达1 g ，所以f p g a 送入a d 时钟的相移分别为0 d b 、9 0d b 、 1 8 0d b 、2 7 0d b 。v i n 为模拟量输入通道引脚，接受模拟信号的输入。d 7 0 1 8 位 并行数据输出，送入f p g a 存储。p d 引脚由f p g a 控制，当它为高电平时，数据 将保持不变。 a d 0 8 2 0 0 模拟电源引脚和模拟地之间要并联1 0 u f 的钽电容和o 1 u f 贴片陶瓷 电容。数字电源和模拟电源之间接电感，电感可以滤掉数字电路对模拟电路的影 响。 3 5f p g a 与d s p 的接口硬件电路 在整个动态配置系统的设计中，d s p 要担当整个数据采集系统的控制中心， 完成整个数据采集电路的状态参数控制。d s p 还要通过编程产生出f p g a 的配置 时序，对f p g a 实现动态配置。 本设计中，d s p 在整个动态配置系统担当着重要的作用。e p l c 6 q 2 4 0 与 b f 5 31 的连接，主要是通过i o 引脚连接。电路图3 7 所示： 图3 7 接口电路图 d 1 5 o 】是与e p l c 6 q 2 4 0 相连的数据端。这部分端口可以传送和接受命令。 当a m s 2 为低电平，a w e 为低电平时，实现b f 5 3 1 对e p l c 6 q 2 4 0 的控制信号的 1 8 第三章系统电路设计 写入，包括采集复位，采集开始，前置计数器和后置计数器的计数值，高低速扫 描的选择等等。当a m s 2 为低电平，a o e 为低电平时，实现把e p l c 6 q 2 4 0 采集 并存储的数据送到b f 5 3 1 中去，然后对数据进行处理。5 个p f 管脚其中的2 个管 脚可以实现对f p g a 配置管脚n c o n f i g 和d c l k 的控制。另外两个p f 管脚可以 读回配置管脚n s t a t u s 和c o nd o n e 的状态，还有个p f 管脚负责向e p l c 6 q 2 4 0 配置管脚d 御队o 传送数据。 3 6 基于f p g a 的电路设计 基于f p g a 的电路设计，可以将处理器、存储器、i o 口等系统设计需要的模 块集成到一起，完成整个系统的主要逻辑功能，具有设计灵活，可裁减、可扩充、 可升级，并具备软硬件在系统可编程的功能。整个基于f p g a 数据采集与存储系 统电路可以细化为四分相时钟电路、时基电路、存储电路、采集控制电路、触发 控制电路和与d s p 接口电路，相应的电路结合在一起可以实现d s o 高速扫描工作 方式、低速扫描方式和滚动方式。 3 6 1 高速扫描工作方式下的电路设计 系统工作在高速扫描工作方式下，根据并行采样技术，利用采样时钟的相位 差提高系统采样率，整个系统的采样率为多片a d c 采样率的总和。在本设计中采 用了这种采样方式，利用四片a d c 实现了高达1 g 的采样率。 3 6 1 1 四分相时钟电路 本设计在f p g a 内部送出4 个4 分相时钟，目的是用四片a i d 使采集存储系 统的最高采样率达1 g s p s 。4 分相时钟使a d 在同一个采样周期采集模拟输入的4 个不同的点，如图3 8 所示： t丁tt c 0 c l k9c 1 8 0c 2 7 0 图3 - 8 四分相示意图 1 9 电子科技大学硕士学位论文 如图3 - 9 ，在设计中使用了p l l 宏功能模块，输入时钟信号( c l k i n ) 频率大 小是2 5 m h z ，这个时钟信号是由外部晶体振荡器提供，输出时钟信号为c l k 一0 ， c l k 一9 0 ，c l k 一1 8 0 ，c l k 一2 7 0 ，它们的分频系数都是1 ，倍频系数都是1 0 ，相对 于输入时钟的相位延迟分别是0 d g ，9 0 d g ，1 8 0 d g ，2 7 0 d g 。 p l la d i n c c o c l k i n 亡) 。 m n “i t 1 l n c l k 0f r e q u e n c y2 50 0 0m h z 广1 o o e m i b n 蚴en o r m a l c 1 i o c k e c l 啄l蔼茹clk_90；ohtdilt c l k _ 0 c 一h l 。? fo ：吲 | 。l 4 10 _ 卜：0 c l i ：14 ：4 1 l 吼o ：l t n s t 4 c y c l o m 图3 - 94 分相时钟模块 图3 1 0 是四分相时钟的时序仿真图： m a 蝴i r m b , b r p 话簖菇一一划r 蝴 一鹣，荫一一h 材 一”衙姑茹”搴t 嗽产i e r , d 图3 1 04 分相时钟时序仿真图 3 6 1 2 高速存储电路 根据扫描速度的不同，常规存储电路一般分为高速存储模式和低速存储模式。 在高速存储模式下，从a d 输出的四路高速数据流，在f p g a 内部降频后，变成 1 2 5 m 的数据流，然后存入f p g a 内部的r a m 。 高速存储电路的逻辑框图如图3 1 1 所示： 第三章系统电路设计 h s t o r a g e c h ld i n l f 7 0 1o kc a t c h lo k s h i l t lc h d 6 3 一0 1 c h l c h l ( 】k s h l f t 2 c h 2d n l 口0 1 a 1 2a k s h i l t l c h 2 c h 2c i k s h ”t 2 c h d f 副c 酞 a c _ , q e n 图3 - 11 高速存储电路逻辑框图 如图3 - 11 ，c h l i n l 【7 0 、c h l _ d i n 2 7 o 】、c h 2 _ d i n l 【7 0 】和c h 2 _ d i n 2 7 0 】 分别为来自通道1 和通道2 的四路不同相位的数据流。c h lc l k s h i f l l 、 c h lc l k s h i 勉、c h 2c l k s h i f t l 和c h 2c l k s h i f t 2 是高速存储电路的不同相位的写时 钟信号，由f p g a 片内p l l 倍频分相后产生。c h d r d c i k 为高速存储电路内部r a m 的读时钟信号，a c q e n 为读写其内部r a m 的选择位。高速存储电路输出降频后的 时钟信号。 由于进入f p g a 的数据流速度过高，本设计利用d 触发器搭建电路来把数据 流降频为1 2 5 m h z 。具体电路如3 1 2 所示： 图3 1 2 降频电路图 该电路能实现数据的降频，仿真电路如3 1 3 所示： 2 l 电子科技大学硕士学位论文 n 船l m 8 _ 刖一7 糟m ”l 雌甜7 。 i l l , i e t i p 0c l 5 囊i “ 曲一：圈t t u t t l 3 漕 圣y l o嗣馘i t 0 1 r o ：l 黝1 】啊f i 锄 步：2- 舢翻蝴i l t 3 啦：3 - 麟啊l l ， 尹i 砌啊n 2 l 毛妒t s- 舶曙踟【l l j ，l 毒- 别曙蹦r i o 怡：1 - 轴鞠日啊1 9 l ；8- 釉材鼯讨婚l l 窖一嘴n ， o ：0- 粕矾趣斤l 蠡， 矽：l- 黼船哪t s j 钞： - 釉匿静啊“j t 2 3。鼬翮蝴t 3 1 伍? - 釉矾瓢玎扭， 必篇 - n w f l j 蝴篇一铀程邪t 秘l 图3 1 3降频时序仿真图 降频后的数据流变为了1 6 位数据，数据流之间存在相移，需要对数据进行重 新排序和数据对齐。这样一个1 2 5 m 的时钟周期，可以实现6 4 位数据的存储，即 为8 个采样点。实现对数据对齐逻辑框图如3 1 4 所示： 图3 1 4 数据对齐逻辑框图 数据对齐模块的输入信号c h _ d i n l 7 0 】是四路高速数据的一路数据， c l k s h i f t l 是存储数据c h _ d i n l 7 。o 的时钟，c 墩是四路高速数据的对齐时钟。输出 信号c h _ d o u t 3 7 o 】，c h _ d o u t 3 7 一o 】是降频对齐后的输出数据。 该模块的逻辑仿真如3 1 5 所示： l i m e 田c h - d i r d 田c h - d o q t 3 固c l t d o u t 7 d 上 c l 埒h i f t l 堕x 坠x 堕x 丝x ! ! x 塑x 旦! x 望x ! ! x 堕x ! ! x 塾) l 塑x 塑) l 卫x 盟x ! ! ) l 坠) l 墅 i 厂 门广1 广 厂 广 厂 广1r 1 1 广 厂 厂 广 几厂 厂 广 厂 l 广1 厂 厂 广 r 1 1 广1 厂 广 几几广 广1 厂 几几n 厂 n 广 图3 1 5 数据对齐电路时序仿真图 2 2 第三章系统电路设计 四路不同相位的数据实现对齐后，可以实