（信号与信息处理专业论文）基于fpga技术的高速数据采集系统的设计与实现.pdf

摘要 本文以f p g a 作为控制核心，利用高速a d 电路设计一数据采集系统，系 统采集的数据经由u s b 接口传送到计算机进行显示和分析。系统特点为采样速 率高，对采集数据实施实时低通滤波，采集的数据先存储在系统的s r a m 中， 然后上传到计算机。整个采集与上传过程由计算机上的软件控制。 采用c y p r e s s 公司的e z u s bf x 2 l p 系列芯片作为u s b 的接口控制芯片， e z u s b 通过自定义的控制传输来传送由计算机发送到f p g a 的控制信号和 f p g a 发送到计算机的状态信号，通过被动f i f o 模式传送由f p g a 发送到计算 机的数据信号。f p g a 主要实现对a f d 芯片、s r a m 芯片和e z u s b 芯片的控制， 并接收e z u s b 发来的控制信号，回送e z u s b 状态信号。f p g a 还负责对采集 的信号进行实时低通滤波，该功能通过i p 核f i rc o m p i l e r 来实现。 论文主要介绍了系统组成芯片的功能和特性，以及u s b 的工作原理，对系 统电路进行了设计，实现了f p g a 内部的控制电路，编写了u s b 接口芯片e z u s b 的固件程序和计算机软件，最后，对采集的数据进行显示和f f t 分析，得到较 为理想的实验结果。 关键词：高速数据采集：f p g a ；u s b ：e z u s b a b s t r a c t t h et h e s i su s e sah i g h s p e e d dc i r c u i tt od e s i g nd a t aa c q u i s i o ns y s t e mw h i c hi s c e n t e r e db yaf p g ac h i p ，a n dt h ed a t ac o l l e c t e dc a nb et r a n s m i t t e dt ot h ep ct h r o u g h t h eu s bi n t e r f a c ef o rd i s p l a y i n ga n da n a l y s i n g n es y s t e mc a ns a x n p l et h es i g n a la t t h er a t eo f4 0 m s p s ，a n da d d st h ef u n c t i o no fl p f t h ec o l l e c t e dd a t aa r es t o r e di nt h e s r a mo ft h es y s t e mf i r s ta n dt h e nt r a n s m i t t e dt ot h ep c t h ew h o l ep r o c e s so ft h e d a t aa c q u i s i t i o na n du p l o a d i n gi sc o n t r o l l e db yt h es o f t w a r eo nt h ep c t h eu s bc o n t r o lc h i pu s e di nt h et h e s i si so ft h ee z u s bf x 2 l ps e r i e so f c y p r e s sc o m p a n y t h ee z - u s bc h i pt r a n s f e r st h ec o n t r o ls i g n a l sw h i c ht h ep cs e n d s t ot h ef p g aa n dt h es t a t u ss i g n a l sw h i c ht h ef p g as e n d st ot h ep ct h r o u g ht h e c o n t r o lt r a n s f e r , a n dt r a n s f e r st h ed a t as i g n a lf r o mt h ef p g at ot h ep ci nt h es l a v e f i f om o d e t h ef u n c t i o no ft h ef p g ai sc o n t r o l l i n gt h ea dc h i p ，s r a mc h i pa n d e z u s bc h i p ，r e c e i v i n gt h ec o n t r o ls i g n a l sf r o mt h ee z u s ba n ds e n d i n gt h es t a t u s s i g n a l st ot h ee z - u s b t h ef p g a a l s od o e sr e a l t i m ep r o c e s so f t h ec o l l e c t e dd a t ab y t h el p fw h i c hi sa ni pc o r gc a l l e df i rc o m p i l e r t h et h e s i si n t r o d u c e sf u n c t i o na n df e a t u r eo ft h ec h i p si nt h es y s t e ma n dt h e p r o t o c o lo ft h eu s b i ta l s od e s i g n st h ec k c u i to ft h es y s t e m ，r e a l i z e dt h ec o n t r o l c i r c u i ti nt h ef p g a ，a n dw r i t e st l l ef i r m w a r eo ft h ee z u s ba n dt h es o t t w a r eo ft h e p c f i n a l l y , t h ec o l l e c t e dd a t aa r ed i s p l a y e da n da n y l i s e di nf f 正a n dt h ee x p e r i m e n t r e s u l ti si d e a l k e y w o r d s ：h i g h s p e e dd a t aa c q u i t i s i o n ；f p g a ；u s b ；e z u s b 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作和取得的 研究成果，除了文中特别加以标注和致谢之处外，论文中不包含其他人已经发表 或撰写过的研究成果，也不包含为获得丞洼王业太堂或其他教育机构的学位或 证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文 中作了明确的说明并表示了谢意。 学位论文作者签名：勿 签字日期：加d 净p 月形日 一 | 学位论文版权使用授权书 本学位论文作者完全了解丞洼王些太堂有关保留、使用学位论文的 规定。特授权丞洼王些太堂可以将学位论文的全部或部分内容编入有关数据库 进行检索，并采用影印、缩印或扫描等复制手段保存、汇编以供查阅和借阅。同 意学校向国家有关部门或机构送交论文的复印件和磁盘。 ( 保密的学位论文在解密后适用本授权说明) 学位论文作者签名：彳勿 亲 刷稚各哗 签字日期：。7 年上月纱6 日签字日期：哆年譬月日 学位论文的主要创新点 一、本文利用f p g a 完成了4 0 m s p s 高速数据采集系统的控制电 路设计。 二、利用e z u s b 芯片实现了计算机与f p g a 之间控制、状态和 数据信号的传输。 第一章绪论 第一章绪论 1 1 论文研究背景和意义 数据采集是指将温度、压力、流量、位移等模拟量采集、转换成数字量后， 再由计算机进行存储、处理、显示或打印的过程。相应的系统称为数据采集系统。 随着计算机技术的飞速发展和普及，数据采集系统也迅速地得到应用。现代工业 生产和科学研究对数据采集的要求日益提高，在瞬态信号测量、图像处理等一些 高速、高精度的测量中，需要进行高速数据采集。现在通用的高速数据采集卡一 般多是p c i 卡或i s a 卡，存在以下缺点：安装麻烦；价格昂贵：受计算机插槽 数量、地址、中断资源限制，可扩展性差；在一些电磁干扰性强的测试现场，无 法专门对其做电磁屏蔽，导致采集的数据失真。针对这些问题，急需采用新的技 术解决。 数据采集与处理技术是信息科学的一个重要分支，它与传感器技术、信号处 理技术和计算机技术一起构成了现代检测技术的基础，近年来，一个重要的发展 趋势就是通过信号的测量( 数据采集) 、处理、控制与管理，实现测、处、控、管 一体化。一些新技术，如光纤技术、超导技术、人工智能等技术也在数据采集与 处理中得到了应用。 随着科学技术的发展和数据采集与处理系统的广泛应用，人们对数据采集系 统的主要技术指标，如通过速率、分辨率、精度、输入电压范围以及抗干扰能力 等方面，都提出了越来越高的要求。尤其是数据采集速率与精度更是使用都十分 关心的一项重要技术指标。 在许多应用场合，人们需要具有很高通过速率的高速数据采集与处理系统如 动态信号分析要求应用速度数据采集与处理技术，所以数据采集与处理的高速化 是它的又一个发展方向。总之现代数据采集系统通常具有以下几个特点： ( 1 ) 现代数据采集系统一般都内含计算机系统，这使得数据采集的质量和效率 等大为提高，同时显著节省了硬件投资。 。 ( 2 ) 软件在数据采集系统中的作用越来越大，增加了系统设计的灵活性。 ( 3 ) 数据采集与处理相结合得日益紧密，形成了数据采集与处理相互融合的系 统，可实现从数据采集、处理到控制的全部工作。 ( 4 ) 速度快，数据采集过程一般都具有“实时”特性。对于通用数据采集系统一 般希望有尽可能高的速度，以满足更多的应用境。 ( 5 ) 随着微电子技术的发展，电路集成度的提高，数据采集系统的体积越来越 天津工业大学硕士论文 小，可靠性越来越高。 1 2 数据采集领域国内外研究现状 国外企业已经推出了很多能适应不同条件，不同精度要求的u s b 数据采集 系列产品。典型的是美国国家仪器有限公司( n a t i o n a li n s t r u m e n t s ，n i ) 研制的一 系列u s b 数据采集卡，n i 于2 0 0 5 年8 月份推出了八款最新u s b 2 0 高速数据 采集设备，从而扩展了其业界领先的u s b 9 0 0 0 系列产品，实现了高达5 0 0 k s s 的采样率。这些新设备不但提供最高速率的数据采集功能，同时也以功能强大的 测量服务软件简化了系统设置和程序设计的工作。新推出的u s b 2 0 高速设备包 含免费的交互式数据记录软件，以供分析之用。可以实现数据记录，并将结果导 入m i c r o s o f te x c e l 电子数据表格程序。但是n i 公司的u s b 数据采集卡系列产品 的价格都在2 0 0 美元以上。 近年来国内有很多公司像北京中泰研创科技有限公司，成都中科动态仪器有 限公司等都相继推出了u s b 数据采集卡。目前国内对u s b 接口开发应用的广度 和深度还远远不如传统的串口或并口，其应用主要局限于开发一些标准的p c 机 外围设备，如u 盘、鼠标、键盘等。这主要是由于作为一个新标准，u s b 规范 较为复杂，应用开发人员还不是很了解，相应的技术支持和参考设计资源比较少， 要把u s b 接口作为p c 机的一个通用接口使用具有一定的软硬件开发难度。总 的来说，目前国内对u s b 数据采集设备的研制己经取得了可喜的发展，但是与 国外的情况相比，在开发应用的广度和深度方面，还有一段距离，现场数据采集 要求比较高的场合多是采用国外产品。因此，随着计算机对u s b 接口的普及和 实际应用中对数据采集卡要求的提高，利用u s b 协议规范开发出符合多种场合 要求的数据采集系统，以及此领域内先进产品的国产化等都成了亟待解决的现实 问题。 随着微电子技术的一系列成就以及微型计算机的广泛应用，不仅为高速数据 采集系统的应用开拓了广阔的前景，也对高速数据采集技术的发展产生了深刻的 影响。高速数据采集系统的发展趋势主要表现在以下几个方面： ( 1 ) 新型快速、高分辨率的数据转换部件不断涌现，大大提高了数据采集系 统的性能。 ( 2 ) 高性能单片机的问世和各种数字信号处理器的涌现，进一步推动了数据 采集系统的广泛应用。 ( 3 ) 与微型机配套的数据采集部件的大量问世，大大方便了数据采集系统在 各个领域旱应用并有利于促进数据采集系统技术的进一步发展。 第一章绪论 1 3 系统介绍与本文的主要工作 高速数据采集系统的功能 系统的功能如下：在计算机软件的控制下，对输入0 至5 v 信号进行每秒4 0 m 次的采样。采集的信号存储于s r a m 中，存储芯片容量为5 1 2 k b ，当接收到计 算机发送的数据上传信号后，将s r a m 中的数据通过u s b 接口上传至主机中， 所传数据保存成文本文件。该文本文件可以由m a t l a b 软件打开，观察采集的 波形，并进行频谱分析。作为附加的功能，系统中加入了低通滤波器，能够对采 集的数据进行实时滤波，截止频率粗略分为5 0 0 k 、1 m 、2 5 m 三个档位，可以 由主机软件进行选择。 高速数据采集系统的工作流程 广 广 广 广 i 全竺竺垫卜- 叫堡望鲨鎏! ! 兰：卜_ 叫鳖塑堡竺卜- 叫鍪望圭竺i 图1 - 1高速数据采集系统的工作流程图 高速数据采集系统的工作流程如图1 1 ，除了普通的数据采集外，系统还可 以对采集数据作截止频率可设置的实时低通滤波处理，即一边采集一边滤波。系 统采用先存储后传输的工作方式，先将采集的数据存储于s r a m 中，然后将 s r a m 中的数据上传到计算机。 高速数据采集系统的组成 u s b 电缆 模拟信号叫二至至亘蔓 固 图1 2 高速数据采集系统的组成图 整个高速数据采集系统分为两个部分：系统电路和计算机，如图1 2 所示。 系统电路实现对模拟信号采集，低通滤波和数据存储功能，并将数据上传计算机。 计算机对采集数据进行存储、显示和分析。通过计算机软件来控制整个系统并反 映系统工作状态，计算机给f p g a 发送命令，设置低通滤波器的截止频率，命令 f p g a 开始采集数据或开始上传数据。f p g a 发给计算机状态信号，通知计算机数 据采集完成或数据上传完成。u s b 的接口控制芯片e z u s b 支持u s b 2 0 ，并兼容 u s b l 1 ，u s b 接口工作在哪一种协议取决于计算机的u s b 主机控制器是否支持 u s b 2 0 。从s r a m 到计算机的数据传输不要求实时性，而且每次只传输51 2 k b ， 无论使用u s b l 1 还是u s b 2 0 都能满足传输速度要求。由于u s b 电缆的最大长度 天津工业大学硕士论文 是5 0 米，该数据采集系统不适合于对远距离的信号源进行采集，而适用与便谐式 计算机一起对信号作实地采集。 系统的性能指标如下： 采集速率：4 0 m s p s a d 分辨率：8 b i t 模拟信号幅度：0 5 v 采集通道：l 触发方式：软件触发 存储深度：5 1 2 k b 与计算机接口：u s b 供电方式：直流5 v 论文的主要工作 本文研究实现一个功能简单但较为完整的数据采集系统，包括硬件电路的设 计，f p g a 中控制电路设计，u s b 接口芯片的固件设计，以及计算机上的操作界 面软件设计。c y p r e s s 公司推出的u s b 接口控制芯片e z - u s b f x 2 l p 功能强大， 使用方便，利用它进行控制、状态信号和数据的传输。如何实现f p g a 与s r a m 和u s b 芯片接口，如何利用f p g a 对系统的工作流程进行控制是设计的难点。 论文的各章主要内容如下： 第一章介绍了论文提出的背景和研究的意义，数据采集领域的国内外研究现 状和本文主要进行的工作。 第二章介绍系统电路的设计，系统电路主要包括f p g a 芯片、a d 芯片、 s r a m 芯片、u s b 接口芯片，还包含电源管理电路。本章介绍了芯片的功能、 结构、特点、引脚用途以及外围电路。 第三章介绍了在u s b 协议中控制传输和批量传输的原理，e z u s b 芯片对于 u s b 协议的处理方法和e z u s b 内部的寄存器。介绍了e z u s b 的固件程序的 框架，针对控制信号、状态信号和数据信号的传输给出固件代码。最后介绍了固 件程序以及驱动程序的加载过程。 第四章首先对f p g a 的电路设计方法进行简介，然后给出顶层模块图，针对 每一个底层模块，利用状态转移图介绍了其工作过程，最后给出f p g a 控制电路 的功能仿真图。 ， 第五章主要利用c y p r e s s 公司的c y a p i 函数库中的函数控制u s b 传输。本 章对c y a p i 和相关函数作了简介，说明了软件的使用方法，给出了程序流程图。 第入章是系统的测试。对采集的数据进行波形显示和f f t 分析，测试结果理 想，证明设计达到预期的目的。 第二章系统电路的设计 第二章系统电路的设计 高速数据采集系统的系统电路设计如图2 1 所示，其中，细箭头表示电源或 时钟分配线，粗箭头表示数据或控制信号。 5 v 外 部电 源 稳压芯片 l t l 7 6 3 c s 8 3 3 s r a m芯片 i s 6 l l v 2 5 6 1 6 2 0 m h z 振荡器 稳压芯片 l m l l 71 2 c y c l o n ei i 系列芯片 e p 2 c 8 1 2 0 8 c 8 e z u s b f x 2 l p 系列芯 片 c y 7 c 6 8 0 1 3 a 5 6 p i n d芯片 t l c 5 5 4 0 图2 1 高速数据采集系统的系统框图 u s b 模拟 信号 数据采集系统电路以f p g a 作为核心，f p g a 对各芯片加以控制，接收计算 机送来的控制信号并回送系统电路的状态信号，此外，数字低通滤波器也在 f p g a 内部实现。如果只利用f p g a 芯片实现控制功能，内含资源较少的低端型 号的芯片便可胜任。相对于低端型号芯片，高端的f p g a 集成度更高，所含资源 丰富，运行频率更高，适合于超高速的复杂信号处理领域。本文设计中的f p g a 芯片要实现运行在4 0 m h z 的控制电路和简单低通滤波，因此，选用具有较高性 价比的中低端类型器件c y c l o n ei i 系列的e p 2 c 8 1 2 0 8 c 8 。 u s b 控制接e l 芯片选择c y p r e s s 公司的e z u s bf x 2 l p 系列芯片 c y 7 c 6 8 0 1 3 a 一5 6 p i n ，e z u s b 芯片具有功能强大，开发简便等优点。在本系统 中，c y c l o n ei i 芯片起控制作用，e z u s b 只起传输u s b 数据的作用，不需要实 现复杂的功能，因此，也不需要过多的功能引脚，选用5 6 针封装可满足要求。 a d 芯片选用t i 公司的t l c 5 5 4 0 ，t l c 5 5 4 0 具有8 位数据线和4 0 m s p s 的采样 率，该芯片内置参考电压生成电路和采样保持电路，与外部的接口简单。由于 c y c l o n ei i 芯片e p 2 c 8 1 2 0 8 c 8 内部存储资源有限，为了达到一定的存储深度，增 加了i s 6 1 l v 2 5 6 1 6 芯片，i s 6 1 l v 2 5 6 1 6 是异步s r a m ，存储容量为5 1 2 k b ，读 天津i 业人学硕十学何论文 写速度可达8 n s 。 时钟和电源是任何系统设计都要考虑的问题。本系统中e z u s b 的运行时钟 是4 8 m h z ，由薜片外接一片2 4 m h z 晶振并经片内的倍频电路倍频生成。s r a m 芯， 不需要时钟信号。a d 芯片的时钟和e z u s b 的f i f o 写时钟都是4 0 m h z ， 这两个时钟由f p g a 来提供。f p g a 内部需要2 0 m h z 和4 0 m h z 时钟信号。因此， 系统只要利用罐装振荡器产生一个2 0 m h z 的时钟信号输入f p g a 芯片，利用 f p g a 内置的p l l 电路倍频得到另一个4 0 m h z 时钟。 各芯片的电源电压各不相同，a d 芯片电源输入是5 v ，f p g a 、e z u s b 和 s r a m 芯电源电压足3 3 v ，此外，还需要一个l2 v 电平为f p g a 中的p l l 提供电源。不同电源电平由稳压芯片来转换，5 v 电源由外部引入，33 v 和l2 v 电源信号分别通过稳压芯片l t l 7 6 3 c s 8 和l m l l 7 将5 v 电压降压来产生。 21 f p g a 芯片与外围电路设计 m o l t # y l e r s 口 m s 口 l c qcl c g e c l 0 9 c l o g i c a rr a y a r r a y a r f a ya 墨口 第二章系统电路的设计 由1 6 条驱动整个芯片的时钟线组成，全局时钟网络能为芯片内的所有资源提供 时钟，例如输入输出单元( i o e ) ，l e ，内嵌乘法器和内嵌存储模块。c y c l o n ei i 的p l l 能进行时钟分倍频、相位偏移和输出高速差分的时钟。 m 4 k 存储模块是真正的双端口存储模块，这些模块提供最高3 6 比特宽的数 据线，运行频率高达2 6 0 m h z 的完全双端口，简单双端口，或单端口模式的存储 器，c y c l o n ei i 芯片提供1 1 9 k b 至1 1 5 2 k b 的内嵌存储器。 内嵌乘法器可以运行在2 5 0 m h z ，每个乘法模块能设置为两个9 b i t 乘9 b i t 的 乘法器或一个1 8 b i t 乘1 8 b i t 的乘法器，内嵌乘法模块在芯片内按列排列。 c y c l o n ei i 芯片的i o 引脚被位于芯片周边的l a b 行和列中i o e 驱动。i o 引脚支持多种单端和差分i o 标准，例如6 6 m 3 3 m 的6 4 b i t 3 2 b i tp c i 标准，最大 输入速率8 0 5 m b s 和最大输出速率6 4 0 m b s 的l v d s 标准。i o e 含有双向i o 缓冲器和三个寄存器：输入寄存器、输出寄存器和输出使能寄存器。两用引脚 d q s 、d q 和d m 连同延迟链为诸如d d r 、d d r 2 、s d rs d r a m 和q d r i is r a m 等外部存储器提供接口支持，这些引脚可以工作在 1 6 7 m h z 的频率上。 图2 - 3c y c l o n ei i 与j t a g 接口连接图 f p g a 的配置应用j t a g 方式，通过下载线将配置文件下载到f p g a 中，实 现在系统编程。j t a g 方式要用到四个专用引脚：t c k ，t m s ，t d i ，t d o ，其 中t d i 用于串行地输入命令、测试和配置数据，经由t d i 的数据在t c k 的上 升沿输入f p g a ；在多个f p g a 芯片同时配置的情况下，t d o 用于串行地输出 命令、测试和配置数据，数据在t c k 的下降沿输出t d o ；t m s 用于提供b s t 状态机的控制信号，t m s 信号必须在t c k 的上升沿到来之前有效；t c k 为f p g a 尤泮业人学硕 学忾论文 内部的b s t 提供时钟信号。利用j t a g 方式进行配置时的f p g a 连接如图2 - 3 所示，在只为一个c y c l o n e1 i 芯片进行配置时，n c o n f i g 引脚接v c c ，m s e l 0 和m s e l l 引脚接地，d a t a 0 和d c l k 引脚既可以接v c c 也可以接地，n c e o 不作连接，可以作为普通i o 引脚使用。 f p g a 芯片c y c l o n e1 1 有4 个b a n k ，分别位于芯片的四个边。每个b a n k 有各自独立的电源输入引脚v c c i o ，具有相同电平标准的i o 引脚可咀位于同 一个b a n k ，因此，可以在一个芯片中实现多个电平标准的u o 。v r e f 引脚是 参考电源输入引脚，在某些需要参考电源的标准中，使用同一个参考电源电 平的多个i o 引脚可以作为一组，使用该组的v r e f ，如果不需要参考电源，v r e f 可以作为普通m 。 需要注意的是，s r a m 芯片和e z - u s b 芯片的接口电平是33 v ，可以与f p g a 的i o 引脚直接连接，而a d 芯片的接口电平是5 v ，必须通过电阻和f p g a 的 i o 引脚连接。f p g a 的外围连接电路如图2 - 4 所示。 蚓2 - 4c y c l o n e i i 与外围电路连接嘲 2 21 ：7 一u s b 芯片与外围电路设计 e z u s b 的内部结构如图2 5 ，集成的u s b 收发器连接到u s b 总线的d + 和 d 引脚，串行接口引擎( s i e ) 对串行数掘进行编码、解码、纠错、位填充和其 他u s b 通信所涉及的信号缴任务，s i e 与u s b 接1 2 间的通信使用并行数据。 e z - u s bf x 2 l p s i e 运行在全速( 1 2 m b s ) 或高速( 4 8 0 m b s ) ，为了与u s b 2 0 第二章系统电路的设计 增加了的带宽相适应，e z u s b 的端点f i f o 和被动f i f o 融为二一体，这样可以消 除内部的数据传输时间。 图2 - 5e z - u s bf x 2 l p 系列芯片内部结构图 高层的u s b 通信协议对带宽没有要求，因此e z u s b 的c p u 很适合经由控 制端点来处理主机请求。而对于数据传输，因其速度太高，不适合c p u 来处理。 c p u 只是对接口完成配置，在数据传输时，外部接口将数据直接送往u s b ，数 据流不经过c p u 。 f i f o s 能被外部模块控制，外部模块可以提供时钟信号和时钟使能信号运行 在同步模式，或者提供控制信号运行在异步模式。除此之外，f i f o 还能被内部 的一个叫做通用可编程接口( g p i f ) 的模块控制，为外部接口提供可编程的控制信 号，另外，g p i f 能够在外部信号r d y 引脚上进行采样来等待外部事件。g p i f 运行的比f i f o 的数据传输速度快的多，从而为信号的定时提供了很好的可编程 解决方案。g p i f 的时钟可以由e z u s b 内部提供，也可以由外部提供。 e z u s b 的c p u 功能丰富，包括以下资源：5 个i o ，两个u s a r t ，三个定 时计数器和一个扩展的中断系统，运行在4 8 m h z 的时钟频率下，不同于传统 8 0 5 1 每个指令需要1 2 个时钟周期，每个指令只需要4 个时钟周期。 e z u s b 系列使用的高级s i e u s b 接口能够处理许多u s b 通信协议，从而 大大简化了固件代码的编写，即使不加载任何固件代码，e z u s b 也可以作为一 个u s b 设备来运行。 c y 7 c 6 8 0 1 3 a 的s s o p 封装的示意图如图2 6 所示。 9 天津工业大学硕士学位论文 p d , 4 f d l 2r 万 p d 3 1 f d l l 陌 p d 2 t f 0 1 0r 百 p d l 伊d 9i5 p d 蛳d 6l 磁 w a k e u p 阻 v c cis o r e s e t = 匹 g n d 区 p a 7 f f l a g d s l c s # 出 p 鼢p k t e n dl 堕 p a , s t f i f o a d r ll4 5 p a 4 t f i f o a d 翩l 鲢 卿ns s o p 燃匿 p a i t i n t t 髯r 万 p a o t l n t 铆l 丝 v c cl c t l 2 , f l a g c 匹 c t l 严f l a 3 bl3 7 c t l 0 f l a g a 匝 g n di3 s v c cl 丛 g n dl 盐 p b 7 1 f 0 7ls 2 = p b 6 t f d e 陋 p b 耐f d 5 陌 p b 4 l f f ! 0 4i 鱼 图2 - 6c y 7 c 6 8 013 a 5 6 p i n 芯片引脚图 a v c c 是模拟电源输入引脚，此引脚连到3 3 v 的电源，为芯片的模拟部分 提供功率。a g n d 是模拟接地引脚。 d p l u s 连接u s b 的d + 信号，d m i n u s 连接u s b 的d 信号。 r e s e t 是复位引脚，可以使整个芯片复位。 x t a l i n 是晶振输入端，x t a l i n 连接到2 4 m 晶振的一端，并在该引脚与 地之间加载一个电容。x t a l i n 同样可以接外部输入的2 4 m h z 时钟信号，时钟 信号应当为3 3 v 的方波。 x t a l o u t 是晶振输出端，x t a l o u t 连接到2 4 m 晶振的另一端，并在该引 脚与地之间加载一个电容。当x t a l i n 接外部时钟时，x t a l o u t 不作任何连接。 c l k o u t 是时钟输出引脚，可以输出1 2 ，2 4 或4 8 m h z 的时钟，相位锁定 到2 4 m h z 的输入时钟，缺省情况下是1 2 m h z ，8 0 5 1 可以设置c p u c s 1 = 1 使此 输出为三态。 p a 有8 个输入输出引脚p a 0 p a 7 ，通过特定寄存器设置，这些引脚还可作 为功能引脚使用。 p a o i n t o 引脚由p o r l 队c f g o 来决定其功能，p a 0 是双向i o 引脚，i n t o 一一一一嗽一一一一一一僦汕一季泓嗽一一一一 第二章系统电路的设计 是8 0 5 1 中断输入引脚，可以是边沿触发或电平触发。 p a l i n t l 引脚由p o r t a c f g l 来决定其功能，p a l 是双向i o 引脚，i n t l 是8 0 5 1 中断输入引脚，可以是边沿触发或电平触发。 p a 2 s l o e 引脚由i f c o n f i g 1 ：0 】来决定其功能，p a 2 是双向i o 引脚，s l o e 是被动f i f o 模式下的f d 7 0 】或f d 1 5 。0 】的输出使能信号。 p a 3 瓜u 2 引脚由w a k e u p 7 和o e a 3 决定其功能，p a 3 是双向i o 引脚， w u 2 是u s b 的唤醒信号，由w u 2 e n ( w a k e u p 1 ) 位使能。 p a 4 f i f o a d r 0 引脚由i f c o n f i g 1 0 】决定其功能，p a 4 是双向i o 引脚， f i f o a d r 0 是被动f i f o 模式下的内部f i f o 选择的地址信号。 p a 5 f i f o a d r i 引脚由i f c o n f i g 1 o 】决定其功能，p a 5 是双向i o 引脚， f i f o a d r l 是被动f i f o 模式下的内部f i f o 选择的地址信号。 p a 6 p k t e n d 引脚由i f c o n f i g 1 。0 】决定其功能，p a 6 是双向i o 引脚， p k t e n d 用于将f i f o 内的未达到指定包长度的数据打包发送到主机。 p a 7 f l a g d s l c s 引脚由i f c o n f i g 1 ：o 】和p o r t a c f g 7 决定其功能，p a 7 是双向1 0 引脚，f l a g d 是被动f i f o 的可编程状态指示信号，s l c s 是被动f i f o 的使能信号。 p b 7 。0 f d 7 o 】既可作为普通输入输出信号p b 7 o 】，也可作为被动f i f o 的低8 位数据信号f d 7 。o 】，由i f c o n f i g 1 o 】来决定其功能。 p d 7 0 f d 1 5 8 】既可作为普通输入输出信号p d 7 o 】，也可作为被动f i f o 的高8 位数据信号f d 1 5 8 】，由i f c o n f i g i 0 】来决定其功能。 r d y 0 s l r d 引脚由i f c o n f i g 1 o 】决定其功能，r d y 0 是g p i f 输入信号， s l r d 是被动f i f o 模式的读使能信号。 r d y l s l w r 引脚由i f c o n f i g 1 。o 】决定其功能，r d y l 是g p i f 输入信号， s l w r 是被动f i f o 模式的写使能信号。 c t l 0 f l a g a 引脚由i f c o n f i g 1 一o 决定其功能，c t l o 是g p i f 的控制输 出，f l a g a 是可编程的被动f i f o 状态指示信号，缺省情况下指示由 f i f o a d r 1 0 】选择的f i f o 的状态。 c t l l f l a g b 引脚由i f c o n f i g i o 】决定其功能，c t l l 是g p i f 的控制输 出，f l a g b 是可编程的被动f i f o 状态指示信号，缺省情况下指示由 f i f o a d r 1 0 】选择的f i f o 的满状态。 c t l 2 f l a g c 引脚由i f c o n f i g 1 o 决定其功能，c t l 2 是g p i f 的控制输 出，f l a g c 是可编程的被动f i f o 状态指示信号，缺省情况下指示由 f i f o a d r 1 o 选择的f i f o 的空状态。 i f c l k 引脚用于被动f i f o 模式下同步读写的时钟输入，当使用内部时钟 天津工业大学硕士学位论文 ( i f c o n f i g 7 = i ) 时，i f c l k 引脚可设置为输出3 0 4 8 m h z 时钟信号。 r e s e r v e d 是保留引脚，使用时连接到地。 w a l 嬗u p 是e z u s b 的唤醒引脚，如果u zu s b 处于挂起状态，给该引脚 发一个唤醒信号将重新启动振荡器，并使e z u s b 收到一个唤醒中断，从而退出 挂起状态。 s c l 引脚是1 2 c 接口的时钟信号线，该引脚不管用与不用，都要通过一个2 2 k 的电阻连接到v c c 。 s d a 是1 2 c 接口的数据线，该引脚不论使用与否，都要通过一个2 2 k 的电 阻连接到v c c 。 e z u s b 的p d 0 p d 4 作为普通输出引脚传送控制信号给f p g a ，e z - u s b 的 p a 0 - p a l 作为普通输入引脚接收f p g a 发来的状态信号。利用e z u s b 的被动 f i f o 方式上传数据，i f c l k 引脚接收f p g a 的4 0 m h z 时钟信号，s l w r 作为写 使能信号，f i f o a d r l ：o 进行端点选择，f l a g b 指示f i f o 是否已满，p b 0 - p b 7 是数据信号。e z u s b 的外围电路如图2 7 所示。 2 p d $ t 扣 1 3默肪1 2 p i ) 6 t f d l 4p d m l l ， p d t d 1 5p d 2 r d l 0 5 g n dp d l 脚 6 a j z 町tp d 哪脯 v o cw a i 江 u p d 7 戳 r d y 邮 l i di 比s l e t j s l w e9 r d y l 厩，戳i ：t d i l 贼p a t w l a g d g l c 埘 r i x t a l d u tp 6 伊x t 蹦d m e啊眦a g i t i )1 3 x t a l m p 飒f d d m i | |i i l i iy c a 01 a g w d p a 4 r i i e o a d 舶 戳p 3 i , v u 2 1 5 d p l u sp 2 f 豇0 e d1 7 d m i n u sp i n n t l 4 c c l 01 8 白r dp 伽盯o d g n d1 9 a v c cv c c i f c l k 铆dc n 2 仉心 巨跫， 2 i i ，c l 材t 1 o 口tc t l l 4 q , a g b s d l2 2 砌岛mc 兀0 眦g s d 2 3 s d l 02 4 s d 戳 p b o拍 杖 p b l描 刊如，瑚n 理d ? p b 22 7 p b l lp 月x p b 2 而2髓5 仰5 ”聃8 1 、r 8 3 嚣 p b 3 ! m 3p b 4 t f d 图2 7c y 7 c 6 8 0 1 3 a - 5 6 p i n 芯片的外围电路连接图 2 3a d 芯片与外围电路设计 t l c 5 5 4 0 具有如下特点： 8 b i t 分辨率 最大转换速率是4 0 m s p s 供电电压是5 v 8 5 r o w 的低功耗 第二章系统电路的设计 内置采样、保持功能模块 内部参考电压生成器 t l c 5 5 4 0 是一个高速的8 b i t 模拟数字转换器，采样率可以达到4 0 m s p s 。由 于使用了半闪存架构和c m o s 工艺，t l c 5 5 4 0 在高速转换的同时保持低功耗。 芯片内部的电阻用来由5 v 电源生成参考电压，节省了外部器件。数字输出可以 被设置为高阻模式。 o e d g n d d 1 l s b j d 2 d 3 d 4 d 5 d 5 d 7 d 8 ( m s b ) v d d d c l k d g n d r e f b r e f b s a g n d a g n d a n a l o gi n v d o a r e f t r e f t s v o o a v d o a v o o o v d d a 5 v t a n a l o g s r e f t 贬f b il l 3 3 明 1 8 _ 1 圭嫩r 1 q n o m 笪_ j 1 7 2 2 8 v d c 妄瑚o r e f q 删 到o v d c 2 2 j 辜乳删 图2 - 8t l c 5 5 4 0 引脚图 图2 - 9 t l c 5 5 4 0 参考电压生成示意图 t l c 5 5 4 0 引脚图如图2 8 ，v d d a 是模拟电源端，a g n d 是模拟地，v d d d 是数字电源端，d g n d 是数字地。o e 是使能端，o e 为低，数据引脚有效，o e 为高，数据引脚是高阻。a n a l o gi n 是模拟信号输入引脚，d 1 - d 8 是数据输出 引脚。r e f t 和r e f t s 是参考电压的上端，这两个引脚通常短接在一起。r e f b 和r e f b s 是参考电压的下端，这两个信号也通常短接。 t l c 5 5 4 0 的内部参考电压示意图如图2 - 9 ，其中r 1 ，r 2 ，r r e f 都是t l c 5 5 4 0 的内部电阻，参考电压v 佗尸v r e 丌- v r e f b 。本文的设计需要5 v 的参考电压，要分 别将v d d a 与r e f t s 短接，r e f b s 与a g n d 短接。 图2 1 0t l c 5 5 4 0 与外围电路的连接图 飙鹳挖孙加竹侣订馅佰能俘 ，2 3 4 5 6 7 8 9 德 伫 天津工业大学硕士学位论文 在本文设计中a d 芯片的c e 引脚接地，a d 芯片一直处于工作状态，不断 输出采样数据到f p g a ，f p g a 只有接收到“采集开始”的命令后，才对a d 输 入的数据进行处理，否则忽略a d 的输入。a d 的外围电路如图2 1 0 所示。 2 4s r a m 芯片与外围电路设计 i s 6 1 l v 2 5 6 1 6 芯片是2 5 6 1 6 的高速异步c m o s 静态可读写存储器，供电电 压3 3 v 。 芯片具有如下特点： 高速读写时间：8 ，1 0 ，1 2 和1 5 n s 低功耗的c m o s 工艺 与t t l 接口兼容 单端供电，供电电压3 3 v 1 0 完全的静态运行方式，不需