（微电子学与固体电子学专业论文）dsp可测性设计及测试方法研究.pdf

摘要 摘要 早期的集成电路测试主要通过功能测试向量来完成，但随着系统复杂度的不断提高 和工艺技术的日益发展，芯片测试的复杂度远远超出了人们的想象。芯片的测试问题成 为制约整个行业发展的瓶颈。如何在设计初期就开始考虑并解决设计完成后的测试问 题，己经是芯片设计领域的重要课题。本文在对系统芯片可测试性设计的理论作较为深 入的研究基础上，对一款d s p 芯片的测试控制体系和s r a m 的测试进行了研究和设计。 主要以i e e e1 1 4 9 1 边界扫描协议规定的测试传输状态机为核心逻辑，同时，参考用于 s o c 测试的i e e ep 1 5 0 0 理论，实现测试控制操作 边界扫描测试是针对芯片的应用系统进行测试的；本文按照i e e e l l 4 9 1 标准详细设 计了边界扫描测试系统，应用到芯片内部测试，节约了测试i o e i 消耗，简化了测试过 程。为了克服时序电路由于状态很难确定所导致的测试复杂度，采用了扫描技术；根据 芯片的实际情况，设计了基于m u x 的全扫描结构，既得到了较高的故障覆盖率，又对芯 片面积影响较小，达到了较好的效果。 由于浮点d s p 片上s r a m 的片外测试比较困难且速度较慢，所以文中第5 章采用内建 自测试( b u i l d i n s e l f - t e s t ) 技术对s r a m 进行了可测性设计，完成后可以用正常的工作 速度实现对存储器的测试。 本论文研经过计算机模拟可以满足整个d s p 测试要求，保证其能正常工作，同时也 为嵌入式芯片的可测试设计积累了经验 关键词：可测性设计，i e e e1 1 4 9 1 ，边界扫描，内建自测试。 a b s t r a c t a b s t r a c t t h es u b j e c to ft h i sd i s s e r t a t i o ni st h er e s e a r c ho nt h ed e s i g nf o rt e s t a b i l i t yi nt h ed e s i g n e n v i r o n m e n to fs y s t e mo nac h i p 1 1 1 eo r i g i n a lt e s tm e t h o d sm o s t l yu s e dt h ef u n c t i o n a lt e s t v e c t o r st ot e s tt h ei n t e g r a t e dc i r c u i t s n ed i f f i c u l t yo f t e s t i n gs y s t e mc h i pg o e sb e y o n dt h e p e o p l e si m a g i n a t i o n t e s ti s s u eo ft h ec h i pt u r n si n t ot h eb o t t l en e c ko ft h ed e v e l o p m e n to f i c c o n s i d e r i n gt h ea b o v er e a s o n s ，t h ea u t h o rc o n s u l t saw i d er a n g eo fd o c u m e n t sa b o u td f t d e s i g n ，d o e sa9 0 0 dr e s e a r c ht h e o r e t i c a l l ya n dp r a c t i c a l l y t h et e s ts y s t e mo fad s pc h i ph a s b e e ns t u d i e da n dd e s i g n a i m e da tt h es y s t e mt e s t i n gc o n t r o lm o d e l ，t h et e s ta c c e s ss t a t em a c h i n ew h i c hi sd e f i n e d b yi e e e114 9 1s t a n d a r di sa sk e r n e ll o g i c m e a nw h i l e ，i e e e114 9 1h a st h es c a l a b l ea b i l i t y s os p e c i a lt e s ti n s t r u c t i o na n dd a t ar e g i s t e r sa r ea d d e db a s e do ni e e e p15 0 0 ，t h i sp u r p o s ei st o a c h i e v et h ed i f f e r e n tt e s tw a y st od i f f e r e n tm o d e l s b o u n d a r ys c a na i m sa tt h ea p p l i c a t i o n s y s t e m w ed e t a i l e dp r e s e n t st h ed e s i g no ft h eb o u n d a r ys c a nw h i c hi si na c c o r d a n c ew i t h i e e e11 4 9 1 t 1 1 i ss t r u c t u r ec a ns a v et h ef op o r t so ft h ec h i pa n ds i m p l i f yt h et e s t i n g p r o g r a m ；w ea l s od i s c u s st h ei n t e r n a lf u l l s c a n , i ti sa d v a n c e df o rt h ed i f f i c u l t yo ft h ef i x i n g s t a t eo fc i r c u i t a c c o r d i n gt ot h er e a lc o n d i t i o n so ft h ef i x e d p o i n td s pc h i p ，w eu s et h e f u l l - s c a nw h i c hi sb a s e do nm u x i ti sa c h i e v e dt h eh i g hf a u l tc o v e r a g ew i t hl i t t l ei m p a c to n t h ec h i p s i n c et h ec h i ph a si n t e r i o rs r a ma n di t sd i f f i c u l ta n ds l o wt ot e s te x t e r i o r l yo fs r a m ， s oi nc h a p t e rf o u rw eu s et h et e c h n i q u eo fb i s ti nd e s i g no ft e s t a b i l i t yo fs r a m i ti s p o s s i b l et ot e s tt h em e m o r ya tn o r m a lw o r k i n gs p e e d t h er e s e a r c ho ft h i sp a p e rc a nm e e tt h et e s tr e q u i r e m e n to fd s pb yc o m p u t e rs i m u l a t i o n a n dg u a r a n t e ei t sn o r m a lw o r k m e a n t i m e ，t h ed e s i g n - f o r - t e s to fe m b e d d e dc h i pm a yg a i l l s o m ee x p e r i e n c ef r o mi t k e yw o r d s ：d e s i g n f o rt e s t a b i l i t y , i e e e114 9 1 ，b o u n d a r ys c a n ，b u i l d - i ns e l f - t e s t i l 独创性声明 本人声明所呈交的学位论文是泰人在导师指导下进行的研究工 作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 本人为获得江南大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 签名：硒日 期： 7 q 划 关于论文使用授权的说明 扣虽善i 。 本学位论文作者完全了解江南大学有关保留、使用学位论文的规 定：江南大学有权保留并向国家有关部门或机构送交论文的复印件和 磁盘，允许论文被查阅和借阅，可以将学位论文的全部或部分内容编 入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存、 汇编学位论文，并且本人电子文档的内容和纸质论文的内容相一致。 保密的学位论文在解密后也遵守此规定。 签名： 导师签名： 日 , v - 0 4 争，j 第一章绪论 第一章绪论 1 1 课题来源 随着半导体工业的发展，在芯片的开发过程中，电路规模的增大、复杂程度的提高， 使得电路测试变得十分复杂和困难，测试生成的费用呈指数增长。测试算法的研究和测 试实践证明了一个基本的事实：要对一个不具有可测试性的电路进行测试是徒劳的，只 有提高电路的可测试性，才能使电路的测试问题得到简化并最终得到解决。解决i c n 试 问题的根本方法是在做系统设计时就充分考虑到测试的要求，即在设计阶段就开始考虑 如何对电路进行测试，并将一些实用的可测性技术引入到芯片设计中，以降低测试生成 的复杂性，也就是进行可测性设计【l 】 本课题来源于5 8 所的一款3 2 位浮点d s p 的丌发课题进行的是d s p 芯片可测性设计研 究。本文在研究目前流行芯片测试结构的基础上，完成对整个d s p 芯片测试调试系统的 设计与研究。与传统的芯片测试结构相比较，本系统具有全速测试、故障覆盖率高等特 点，具有一定的学术和实用价值。从而有效地确保了被i 9 1 9 d s p 芯片的功能实现。 1 2 研究背景 随着集成电路的出现和集成度的不断提高，片上系统和电路越来越复杂，早期的人 工测试和基于穷举测试的功能校验已经很难满足要求。此外集成电路规模的不断增大使 得平均每个i o 管脚集成的门数越来越多，相应的测试费用也急剧增长，再加之产品研发 周期的因素，因此在产品的开发中已经不能再把测试问题看成是一个附属的次要问题， 而应看成是集成电路产品开发中一个重要的组成部分【2 1 。 从7 0 年代开始，国际上对集成电路的新的测试方法进行了广泛的研究和开发，同时 新的强有力的测试设备也不断推出，但是人们逐渐认识到单纯从测试设备的改进来解决 集成电路的测试问题是无法满足集成电路的发展需要的。测试己不再单纯是进行集成电 路产品后检验、验证的手段，从集成电路产品的设计阶段人们就应该考虑如何对产品进 行测试。这就是所谓的协同设计问题。传统的系统设计过程，即设计人员主要考虑完成 系统的逻辑功能设计，测试人员根据系统要求来研究芯片测试方法和开发测试设备，这 种方法已经越来越不适应实际的需要。为了获得较高的可靠性，向集成电路芯片中加入 一定的结构设计来辅助测试是必要的，这就是进行可测性设计。可测性设计大约是19 7 0 年在c h e r r yh i l l 钡j j 试会议上提出的，然而可测性设计的必要性直至7 0 年代中期随着集成 电路设计的发展才逐渐被人们认识。7 0 年代以后关于可测性设计方面的论文及研究成果 越来越多，目前在一些重要的国际会议上，如国际测试会议( i t c ) 、国际设计自动化会 议( d a c ) 等都有专门的分组会，在i e e et r a n s a c t i o n so nc o m p u t e r s 等杂志上也有很多 关于可测性设计的文章。此外在某些可测性设计领域已经形成了集成电路设计的有关工 业标准。可测性设计己经成为集成电路设计领域中的一个重要的组成部分。 在过去的2 0 年乃至更长的时间里，可测性设计方法的研究主要集中在如何协调测试 性能与其所带来的额外代价的折衷关系上。而在整个可测性设计方法学的发展道路上， 对于额外代价的考虑也经历了几个不同的阶段，各个阶段都有其不同的研究侧重点，由 江南大学硕士学位论文 此也出现了相应的各类可测性设计方法。在集成电路发展的早期，面积是所有产品设计 的关键因素，同时由于可测性设计方法始终是集成电路设计方法的一种补充，因此在那 一时期，面积代价成为了研究可测性设计方法学的核心。增加尽可能少的额外面积也就 成为了选择可测性设计方法的主导因素。在此期间出现的可测性设计方法多以非扫描方 法为主。所谓非扫描方法主要是区别于后来出现的扫描方法而言的。这类方法在写入测 试数据时仍然保持电路正常工作时的模式，即所有的测试数据都是通过功能并行写 入，电路内部的工作状态也与正常的工作状态相同。这样的方法必然会导致电路内部的 某些节点难以控制或者难以观测，因此需要增加适当的结构，在不改变电路逻辑的前提 下，提高这些节点的可控性和可观性。例如插入测试点技术、初始化技术、冗余逻辑等 等。非扫描可测性设计方法在发展的早期具有突出的优点：它的面积代价小，测试模式 与正常功能模式接近，易于被设计人员理解和接受。但是其设计思想也决定了它具有不 可避免的先天不足。本文在深入研究可测性设计理论的基础上，结合本课题自身的特点， 提出一套适合本芯片的测试体系：改进的全扫描设计技术。来完成对整个芯片的可测性 设计。 本课题d s p 包含的主要模块有：c p u 内核，d m a 控制器，存储单元。 1 3 论文结构 第1 章是绪论部分，主要说明课题来源和意义，另外对课题的研究对象作了简单的 介绍。 第2 章主要介绍了s o c n 试有关的概念，以及针对目前主要的测试问题对测试方法 进行了研究和分析，为后面章节的设计实现奠定理论基础。 第3 章介绍整个芯片整体测试控制体系的设计。主要是借用i e e e1 1 4 9 1 边界扫描 技术的控制理论以及硬件实现，对芯片级的测试控制模块进行r t l 代码实现，功能验证 和逻辑综合，并且参照i e e ep 1 5 0 0 标准的思想创新性的提出了适合本芯片的扫描链挂接 策略，更进一步的设计了一种c e l l 单元，本章的内容使得后面章节的讨论有了明确的 针对性，后面各章就是对主要模块测试的展开论述。 第4 章着重介绍了c p u 核的测试。针对芯片要求，对比目前适用的扫描测试方案， 做出选择，并按层次化的思想将c p u 内部划分了多条扫描链，节省了测试时间，提高了 测试控制灵活性。然后利用工具对电路进行实现，自动生成了测试向量，最终完成 c p u 核的扫描设计，对固定性故障测试达到了接近1 0 0 的故障覆盖率。 第5 章论述了存储器的测试。针对被测对象的自身特性，设计了存储器测试的 m b i s t 技术实现方案。首先在测试算法方面，参考了通用的m a r c h 算法来对硬件电路进 行设计，最终完成整个存储器测试工作。 第6 章主要对整个论文做出了总结，提出有待进一步完成的工作，并对可测性设计 技术的发展做出了展望。 2 第二章常用可测性设计方法概述 第二章常用可测性设计方法概述 2 1 测试的基本概念 2 1 1 测试评判标准 为了评判半导体产品的质量和可靠性就必须对其进行测试。测试就是将已知激励输 入待测电路，通过将电路的实际响应与预期响应相比较来确定电路的正确性。在测试时 如果输出响应与期望值不符，就会出现失效( f a i l u r e ) 。 在测试中，除了失效以外还有缺陷( d e f e c t ) 和故障( f a u l t ) 两个词来定义错误，但 是这三个词所指的内容是不同的。缺陷是在物理层面出现的问题，如开路、短路、金属 桥接以及工艺方面的错误。故障是缺陷在晶体管级或门级的模型表征。也可能存在几个 不同的缺陷对应一个故障模型( f a u l tm o d e l ) 。但是，缺陷、晶体管级或门级故障不代表 失效，只有满足了故障模型是可观的以及建立了失效标准这两个条件后才能被称为失效 【3 】 o 用于测试的a t p g ( a u t o m a t i ct e s tp a t t e r ng e n e r a t i o n ) 是基于故障模型计算芯片的 故障覆盖率的。所谓故障覆盖率是指一个测试集已测故障数占所有可测故障数的百分比 故障覆盖率= 已测故障数( 故障总数不可测故障数) x 1 0 0 ( 2 1 ) 但是，由于不同的a t p g 工具对故障定义的范围不同，因此对于同一个芯片就可 能出现不同的故障覆盖率。 2 1 2 测试的重要性 下面在数字电路的固定模型下讨论这个问题。 假设产品的成品率为y ，故障覆盖率为t ，投放市场的产品的质量用故障级d l ( d e f e c tl e v e l ) 表示，t o s h i b a 于1 9 9 6 年提出一个评判产品质量的公式【4 】 脱：l 一】，( 1 圻)( 2 2 ) 由于d l 取值越小，产品的质量越高。为了获得足够低的d l 值，有两种方法：( 1 ) 提高y 的值，当y = i ，即产品的成品率为1 0 0 时，d l = o ；( 2 ) 提高t 的值，当t = i ， 即故障覆盖率为1 0 0 时，d l = o 。因此，要获得低故障级，高质量的产品就需要高成品 率和高故障覆盖率。图2 1 为对应于不同的成品率y 、故障级d l 和故障覆盖率t 的关 系曲线。由图可见，在t 一定的情况下，y 的值越大，d l 越小，在y 一定的情况下， t 的值越大，d l 的值越小。 由以上可见测试的重要性。然而，测试开销是巨大的。据统计，检测一个故障在门 级、芯片级、板级、系统级的测试开销依次以十倍增长，而且，随着电路的输入管脚及 时钟频率的增加成指数增长。同时，实验也证明：测试开销与电路规模成指数增加，而 研制与生产成本的增长速度远远小于指数增长，因此随着集成电路技术的快速发展，单 个芯片中集成的电路门数越来越多，就使得测试成本在产品总成本中所占的比率越来越 大。为了减少测试的难度，降低测试的开销，可测性设计便应运而生 3 江南人学硕十学位论文 d e t e c tl e v e l ( ) j 气c i u av e ： d l = 1 y 1 d t 、 、l 、 、 、 、 、 、 、弋 、 、 、 、 、 、 一 心、 、 ： 1 、 1nn3 04 1】5 06 n7 nr n9 01 fo 故障覆盖率( ) 图2 1d l 与t 及y 关系 f i g 2 1r e l a t i o n s h i pb e t w e e nd l a ny 2 2s o c 的测试 在s o c 中，核的应用十分广泛，随着设计规模的增大、集成度的提高、设计中往 往针对芯片结构和i p 核的类型不同采用多种测试方法，如功能测试，扫描测试，内建 自测试和i t ) d o 测试等。 2 2 1 数字逻辑i p 核的测试 对数字逻辑口核的测试是s o c 可测性设计的主要部分，目前主要是基于边界扫描 技术和内部扫描技术。最理想的情况是，s o c 中所有的核使用相同的扫描触发器，所有 的扫描链有相同的长度，所有的核以相同的测试频率进行操作，封装后允许所有扫描链 同时工作，所有可复用向量同时操作时也不会超过芯片的功率限制，所有核的可复用向 量是压缩的、高故障覆盖率的，所有核可以使用低频率测试器进行测试。 但真实情况往往是各个核来自不同的厂家，采用各不相同的可测性设计，要求各不 相同的芯片级可测性设计结构来输入复用向量，并且每一个测试向量的操作都接近于芯 片的功率界限，那么在多核芯片设计时，整个芯片的功能设计必须考虑每个核的可测性 设计结构的特点，芯片级可测性设计结构必须满足芯片的测试预算。 1 片上不同类型核的测试考虑关键点 i p 核最常见的不可合并的硬核及不可合并的或可合并的软核。其中使用硬核是最简 单的形式，但如果设计要求技术独立，就需要使用可综合的软核。而固核存在的主要原 因是可以将设计映射到不同的库。对于不同类型的核有不同测试要求【5 】 ( 1 ) 硬核的测试 如果交给芯片设计者的硬核己经完成了可测性设计，是不可合并的核。在硬核的数 据资料中应该注明测试向量操作的要求，即这些可复用的测试向量如何用于最后的测 试，应如何构造可测性设计结构来输入复用向量，如何将向量放到整个芯片的测试程序 4 第二章常用可测性设计方法概述 中，以及与复用向量相关的时序信息。将硬核复用到芯片上，芯片设计者需要考虑以下 问题： 1 ) 将核与芯片上其它逻辑放在一起，如何实现它的片上可测性设计； 2 ) 当核不被测试时，核处于什么模式，应该给核加入什么默认信号； 3 ) 测试时，如何访问核； 4 ) 在调试或故障分析时，应如何实现核在功能模式转和测试模式之间的转换； 5 ) 是否需要设计一个模式来实现芯片上的逻辑与核的同时测试； 2 软核和固核的测； 软核的使用可以给基于核的芯片设计带来极大的方便。它可以是包含可测性设计的 不可合并核，也可以是不包含可测性设计的可合并核。如果软核包括可测性设计，将会 对芯片级可测性设计产生影响，例如，核的扫描触发器与整个芯片的扫描触发器类型不 同，则不利于生成测试向量。如果软核不包括可测性设计，首先必须考虑采用何种方法 对其进行可测性设计。是将其转变为不可合并的硬核，然后作为一个独立的单元在芯片 中复用，还是将其作为整个芯片的h d l 的一部分进行整体可测性设计。固核除了是有 时序特征的综合后的逻辑单元外，测试特点与软核相同。如果复用核为软核或固核，基 于核复用芯片的可测性设计依赖于整个芯片的测试策略，因此在设计中软核或固核一般 都是由芯片设计者自己设计的。总之，无论芯片设计者使用的是哪种核都应该考虑到： 将不同频率的核和片上逻辑放到一起，需要采取措施处理时钟的偏移和延时问题。建立 的扫描测试结构应该保持不同扫描域之间的时序关系，并且保证测试器能够以复用核要 求的频率传输测试向量。此外还有一些最基本的要求，包括如何使复用后的核仍然在原 频率下操作、功能和测试模式下核的时钟如何确立等。 2 片上口核的测试访问方法 如果复用核是软核，在测试时如何对它进行访问是芯片设计时考虑的问题。因为设 计核时，核的端口未连接到任何地方，访问核的功能路径及其时序是未知的，测试向量 必须在芯片设计后产生。如果复用核是硬核，硬核在设计时已加入了可测性设计，在芯 片级就需要考虑对核输入测试向量的方法。通常测试向量访问不可合并的硬核的方法有 以下几种【6 】 ( 1 ) 只进行功能测试：这种方法会有较高的测试开销，并且无法获得较高的故障覆盖 率。 ( 2 ) 直接访问：即将引脚直接连到核的测试信号上，这种方法会有较高的布局开销。 ( 3 ) 慢速边界扫描：通过慢速边界串行扫描对核进行功能测试。这种方法减少 了布局开销，但需要将功能数据转换成串行扫描数据，并且不考虑时序要求，而 且一个芯片上不能有两个t a p 控制器，因此核只能使用边界扫描链。 ( 4 )内建自测试：这种方法使用线性反馈移位寄存器l f s r ( l i n ef e db a c ks h i f t r e g i s t e r ) 产生向量、压缩测试响应。这种方法可能会有较高的开销，而且可能会产生 故障覆盖率丢失。为了获得要求的故障覆盖率，还必须通过实验和故障仿真来选择l f s r ( 5 ) 存储模式测试：这种方法是将测试向量放入在片内存储器。如果使用专用存储器 5 江南大学硕士学位论文 将会有较高的面积开销，而使用系统存储器就需要进行复杂的设计。 ( 6 ) 测试外壳：无论是硬核还是软核，在将核复用到系统的过程中，普遍使用在核的 输入输出接口加入测试外壳( t e s tw r a p p e r ) 单元的方法。它将i p 与外部s o c 环境分离， 实现内部口的独立测试，并且在对i p 进行测试时可防止相互间的干扰。测试外壳可以减 少测试端口，可进行时序评判，还可作为虚拟测试穴( s o c k e t ) 2 2 2 嵌入式存储器的测试 1 存储器的类型 在今天的设计中存在多种存储器阵列，不同存储器阵列的构造是不同的。对于复用 的c m o s 存储器阵列包括可挥发和不可挥发两种，最一般的可挥发存储器是静态随机访 问存储器s r a m 和动态随机访问存储器d r a m 7 1 。可挥发的存储器阵列需要不断的刷新， 否则就会导致存储器中内容的丢失。另一种是不可挥发的存储器，即当电压去掉后仍能 保持原来的内容而无需刷新，它包括电可擦除只读存储器e e p r o m ，f l a s h 以及r o m 。它 们有不同的物理电路结构，因此也存在不同的故障模型、测试要求和测试开销。s r a m 是最普遍的复用存储器类型，是一种多管的存储器结构，一般每个存储器单元由6 个晶 体管构成。保持它的直流电压，s r a m 的数据就会保持，去掉直流电压，就会导致数据 的丢失，是一种易挥发存储器，是面积较小的存储器。存储器单元由少量晶体管构成， 所以可以同时复用几个d r a m ，但是，这种存储器的数据存储需要一个更复杂的过程。 d r a m 必须使用交流电压刷新，是易挥发存储器。e e p r o m 是电可擦除只读存储器，允 许对其内容进行编程。它利用浮置栅和电荷的传输来实现存储，使用高于普通电压的电 压可以实现字的写入。这种存储器支持传统的字地址处理方式。r o m 是去除电压也可保 持数据的只读存储器，最普便的是掩模可编程r o m 。存储器的内容在生产时便被写入， 要改动存储器的内容，就需要重新对硅片进行处理。 2 存储器的接口信号 如图2 2 存储器接1 2 1 信号 f i g 2 2s i n g n a lo fm e m o r yp o r t 嵌入式存储器的数据，地址和控制信号不能从芯片的引脚访问。通常，嵌入式存储 器信号线的连接到片上数据和地址总线。如果片上嵌入多个存储器，那它们可以在地址 6 第二章常用可测性设计方法概述 空间分享总线并实现解码，即总线复用。存储器的接口信号m o 】 ( 1 ) 地址信号 存储器的地址信号可以是来自于逻辑电路到具体的存储器的专门信号也可以是来自 于地址总线传输的数据。地址信号用于选择对存储器中的哪个字进行操作。 ( 2 ) 数据信号 存储器的数据信号可以是来自于逻辑电路到具体存储器的专用信号，或者来自于多 驱动三态数据总线传输的数据。数据信号用于提供字符中每个字的逻辑状态。 ( 3 ) 控制信号 控制信号的类型和种类根据存储器的阵列的类型的不同而不同。某些存储器只有单 个读写信号来支持存储器的读写。某些则使用分离的读、写和数据输出使能信号来支持 数据的读写。如果存储器是同步的，这些信号与时钟同步使用。此外，存储器阵列还可 能需要空循环操作信号。上面提到的控制信号大多使用在s r a m 和d r a m 上。 r o m ，e e p r o m 和f l a s h 存储阵列没有写控制信号。r o m 仅有读信号，可编程存储器， e e p r o m 仅有编程和擦除控制信号。 3 嵌入式存储器的测试方法 目前存在多种测试嵌入式存储器的方法，分别是通过片上微处理器测试、直接测试、 局部边界扫描或者测试外壳测试、a s i c 功能测试和存储器内建自测试等。设计时应综合 考虑测试开销、芯片面积、引脚要求、芯片级时序及芯片的功率等因素来选择具体使用 哪一种侧试方法。 通过片上微处理器进行测试 图2 3 微处理器访问存储器 f i g 2 3m i c r o p r o c e s s o r sv i s i tm e m o r y 这种方法的实现结构如图2 3 ，测试向量首先进入微处理器核，经微处理器核输入至 存储器中进行测试测试响应再经微处理器核输出。这种方法的结构比较简单，但是存在 以下问题：1 通过片上接口输入的测试向量实际是机器码格式，这些向量必须存储到测试 器的存储器中，需要耗费测试器的存储空间。2 顺0 试向量是通过人工产生的功能测试向 量，不能检测结构故障。3 故障信息输出后，还要对其进行分析工作。如果微处理器和 存储器阵列是在片上核中，由于复用后很难有直接访问端口，将更难以产生测试向量。 ( 2 ) 直接测试 测试向量从引脚直接进入存储器或者从引脚进入到某些测试控制逻辑，然后再进入 存储器，如图2 4 ，这种方法的优点是可以通过a t e 提供的存储器测试功能来产生测试向 江南火学硕十学位论文 量，不需要使用测试器的存储器，并且有时还提供故障位图诊断能力。但存在以下问题： 芯片的引脚除了包括数据、地址和控制信号外还包括直接存储器测试信号，这便增加了 引脚的数量，而且访问存储器的总线结构布局非常复杂，而且也不能进行全速测试。 图2 4 直接访问存储器 f i g 2 3v i s i tm e m o r yd i r e c t l y ( 3 ) 扫描寄存器或测试外壳的测试 对于小型的嵌入式存储器通常使用局部边界扫描寄存器或者环绕寄存器来实现测 试。这种方法，需要给嵌入式存储器增加测试外壳( 边界扫描或者移位寄存器类型的外 壳) 由于外壳的延迟，存储器读出或写入数据的传输速率将降低。在测试时，测试向量 串行移入，其响应也是串行移出，这样导致测试时间显著增加。 ( 4 ) a s i c 功能测试方法 对于容量较小的存储器，a s i c 供应商提供了简单的读写操作用于a s i c 的功能测试。 大多数情况下，首先写入1 0 1 0 1 0 的测试图形和它的反码，然后再读取存储器的内容， 这种方法对于大型的存储器并不适用。 ( 5 ) 存储器自测试( m b i s t ) 这种方法是近来常用的存储器测试方法。该方法是将测试器的功能放到芯片上，即 存储器自测试( m b i s t ) ，如图2 5 。这种方式只需要少量的引脚，包括启动m b i s t 操作 的激励和复位信号以及表明测试完成的完成和失效信号，测试时需耗费测试器的存储空 间。m b i s t 能够使用外部时钟信号或内部产生的时钟对存器进行全速测试。而且芯片级 m b i s t 钡j 试结构可以应用到多个存储器上，一个控制器可以控制几个存储器，d s p 中对 s r a m 的测试就是采用这种方法。 图2 5 存储器白测试 f i g 2 5s e l f - t e s t i n go f m e m o r y 8 第二章常用可测性设计方法概述 m b i s t 测试算法一旦被选用，一般就被固定到硅片上不能被修改( 除非是可编程 m b i s t 的设计) 。而且如果故障数据提供不够充分的话，将很难进行位图诊断。 2 2 3u d l ( u s e rd e f m e dl o g i c ) 部分电路的测试 u d l 的测试通常采用扫描测试，遵守与核内扫描相同的规则，诸如异步控制、时钟 控制、三态控制等。如果片上i p 核包括测试外壳，为了减少u d l 的测试端口，一般采取 共享核的测试外壳的方法【1 1 - l2 1 。当要进行u d l 钡t j 试时，可将核的测试封装单元置为外测 试( e x t e s t ) 模式，如图2 6 i p i 和i p 2 具有测试外壳单元，自定义逻辑单元u d l 没有测试 外壳单元。当对u d l 进行测试时，将核1 和核2 的外壳单元置为外测试模式，来自测试器 的u d l 测试向量经过核1 的外壳单元，在不对核1 进行任何测试的情况下，输入u d l ，对 u d l 进行测试，u d l 的测试响应再经过核2 的外壳单元，在不对核2 进行任何测试的情况 下，输入到测试器中进行分析。当u d l 被测试时，只有u d l 和测试外壳在运作，口核将 处于静态或安全状态，或者处于扫描模式但输入扫描链的是逻辑0 。如果i p 核不包括测 试外壳，可以将核的d f t 与u d l 的d f t 相连接构成芯片级d f t 例如，将核内的扫描链与 其它的扫描链连接成芯片级扫描链。如果有足够的引脚并且功耗允许的话的测试可以把 u d l 的测试信号直接连接到引脚上，同时进行核和u d l 的测试，以减少测试时间。 图2 6u d l 钡t j 试 f i g 2 6t e s t i n go fu d l 2 2 4 芯片测试结构的确定 由于一个芯片上可能包括来自不同厂家的核和存储器，为了减少测试时间和 测试向量，整个芯片的d f t 结构的确定必须考虑以下多个方面的问题 ( 1 ) 允许同时对多少核进行测试以减少测试时间； ( 2 ) 在芯片功耗允许范围内有多少芯片可以同时测试； ( 3 ) 使用何种形式的测试控制和测试访问方式来进行核和整个芯片的测试选择 并输入复用向量； ( 4 ) 需要多少芯片级信号对核进行测试访问； ( 5 ) 核需要的测试频率是否高于测试器和引脚允许的频率： ( b ) 最有效的芯片级测试顺序； ( 7 ) 测试时间和测试器存储器容量的预算和要求。 为解决上面的问题，就要求核设计者提供： ( 1 ) 每个核测试向量的最大功率； 9 江南大学硕士学位论文 ( 2 ) 每个核测试向量的最大频率； ( 3 ) 每个核向量的故障覆盖率； ( 4 ) 输入复用向量的期望测试结构； ( 5 ) 提供核的a t p g 模型或测试封装来支持非核逻辑的a t p g ； ( 6 ) 复用向量的模式； ( 7 ) 复用向量的深度、宽度和应用时间； ( 8 ) 核的时钟树和时钟偏移要求。 基于这些信息，就可以对芯片级d f t 结构进行设计，选择专用的引脚或复用功能引 脚对核进行控制和测试数据的输入，这些信号必须满足每个核的复用向量的频率、功率。 由引脚的特点和芯片功率限制决定了多少核、哪些核可以被同时测试。如果不能满足要 求，就需要考虑是增加引脚还是增加测试器存储器的容量，确定下来后，最后一步是设 计芯片级测试控制单元( c t c u ) 来进行测试选择。芯片级d f t 的目标是使用最简单的 复用方法将核的d f t 结构嵌入到芯片上以减少测试开销。在芯片上还需要设计一个测试 控制单元来选择和控制不同的核和芯片测试特征。并且要考虑共享某些源和测试结构以 减少测试时间和物理影响。 2 2 5i d d q 测试 i d d q 澳i j 试是一种电流测试方法，并不验证逻辑功能，而只是功能测试后的一种追加 测试。图2 7 中表示一个c m o s 反相器，宰表示p f e t q b 的缺陷，导致它的输入阻抗从无穷 大下降到一有限值。现在电源电流在稳态下沿箭头所指的路径流动，由于电流可流入有 缺陷的p f e t ，因此导致稳态电流升高【l3 】漏极电流i d d o 流入晶体管，开关完成之后，这 个电流定义为静态电流，或称为i d d q 。好电路的i d d o 值几乎为o ，而在有缺陷的电路中， 开关结束之后i d o q 继续保持较高的电流。自动测试设备( a t e ) 可在电路的v s s 端测量i d d o 电流。 诋 v s s 图2 7i d 劫t j 试基本原理 f i g 2 7b a s i cp r i n c i p l eo fl d o ot e s t i n g i d d o 测试可检测晶体管常开故障、晶体管常闭故障、晶体管栅氧化层短路、互连桥 接短路和无电源的互连开路故障。s a n d i al a b s 14 1 ，和f o r dm i e r o e l e c t r o n i c s l 1 5 舶】，发现 它比固定故障测试更灵敏。i d i x ) i 9 1 i j 试方法在检测桥接故障方面是十分有用的 l o 第二章常用可测性设计方法概述 2 3 本章小结 本章主要介绍了测试的有关基本概念，并对s o c 中不同类型的测试问题进行了分析， 研究了有关的测试方法，为后面对芯片的可测性设计打下了理论基础。 江南大学硕+ 学何论文 第三章d s p 芯片级测试控制体系设计 3 1i e e e1 1 4 9 1 标准体系 i e e e11 4 9 1 定义了一种标准的边界扫描结构及测试接口，其主要思想是：通过在 芯片管脚和芯片内部逻辑电路之间，即芯片的边界扫描单元，实现对芯片管脚状态的串 行设定和读取，从而提供芯级，板级，系统级的标准测试框架，边界扫描机制可以实现 下列目标： ( 1 ) 测试电路板上不同芯片之间的连接： ( 2 ) 测试芯片及电路板的功能： ( 3 ) 应用边界扫描寄存器完成其他测试功能，如为随机测试，特征分析，低速静 态测试等： 边界扫描机制提供了一种完整的，标准化的可测性设计方法。i e e e11 4 9 1 标准对 边界扫描结构的定义包括四个基本单元：四个引脚的测试存取通道t a p ( t e s ta c c e s sp o r t ) 。 数据寄存器，指令寄存器和t a p 控制器。图3 1 为i e e e1 1 4 9 1 的基本结构 3 1i e e e l l 4 9 标准规定的基本硬件结构 f i g 3 1b a s i ch a r d w a r es t r u c t u r eo fi e e e114 9r u l e 3 1 1 测试存取通道 测试存取通道包括四个端口，他们分别是： ( 1 ) 测试时钟t c k ( 输入) ( 2 ) 测试方式选择t m s ( 输入) ( 3 ) 串行测试数据输入t d i ( 输入) ( 4 )串行测试数据输出t d o ( 输入) 此外，还有一个可选的测试端口测试复位端口t r s t ( 输入) 1 2 第三章d s p 芯片级测试控制体系设计 3 1 2t a p 控制器 t a p 控制器的作用是将串行输入的t m s 的信号进行译码，确定测试逻辑当前的状 态，并产生相应状态下的各个控制信号，例如允许指令装入指令寄存器：将串行输入信 号t d i 逐位移入数据寄存器，同时将数据寄存器的数据以串行的方式从t d o 移位；执 行捕获测试数据，移位操作和刷新输出数据等操作。 在i e e e l l 4 9 标准中，对t m s 输入序列和t a p 控制器的译码状态给出了如图3 2 所示的状态酬1 7 】 1 羔测试逻辑复使。 0 退出l ( 数据寄存)孙一0 0 。_ 1 选择指令寄存扫描广 退出2 ( 数据寄存) 更薮数据寄存 丁弋f 退出1 ( 指令寄存) 退出2 ( 指令寄存) 更新指令寄存 0 图3 2t a p 控制器的状态图 f i g 3 2s t a t ed i a g r a mo f t a pc o n t r o l l e r 在图3 2 中有阴影的状态表示t a p 控制器重要的或者是对测试有重要功能的状态， 箭头边上的o 或l 数字表示t m s 的值，下面分别说明图中各个状态的意义和功能。 ( 1 ) 测试复位逻辑( r e s e t ) 边界扫描系统处于“逻辑复位”状态时，测试逻辑部分全部失效，从而保证原核心逻 辑正常工作，此时关键的控制信号是原系统数据线上的夺路开关控制信号，即切断数据 线与测试逻辑相连的通路，打开原系统数据的流通通路，使之犹如没有测试扫描设计一 样。 与进入测试逻辑复位状态，只要在t m s 端连接5 个t c k 脉冲宽度的l 信号即可， 而与起始时t a p 控制器的状态无关，从图3 2 可以清楚地看到这一点。 ( 2 ) 运行测试( r u n - t e s t ) 这是在测试过程中的一个控制状态，只要t m s 保持为0 ，他始终维持这种状态，此 时测试逻辑的操作决定于已送入指令寄存器i r 中的指令，例如现在的瓜中是一条内建 1 3 江南大学硕+ 学位论文 自测试的指令，则测试系统运行内建自测操作直至自测试完毕为止( 次时应保证t m s 始终为0 电平) 。如果取中是其他指令，则所有寄存器均处于空闲( i d l e ) 等待状态， 这个状态的设置是为自测试等与边界扫描测试无关的测试功能准备的。 ( 3 ) 捕获测试( c a p t u r ed r ) 测试数据寄存器d r 中的内容可以从系统核心逻辑输出端以并行方式装入这个功能 主要是用来采集核心逻辑或连接测试的响应，在某些特殊的设计和用途时，可由测试人 员以其他方法已并行方式预装数据寄存器一个给定值，捕获数据操作发生在测试时钟 t c k 的上升沿。 ( 4 ) 测试寄存器移位( s h i f td r ) 在测试时钟t c k 的控制下，组成各个扫描链的移位寄存器都向t d o 方向移动一位， 所以移动的寄存器由t a p 控制器的状态和瓜中的指令来确定。 ( 5 ) 数据锁存器更新( u p d a t ed r ) 每个数据寄存器都有一个对应的锁存器，对数据寄存器进行数据捕捉或移位操作 时，数据锁存器中的内容均不会变化，只有在数据锁存状态，他的内容才被数据寄存器 的内容所替代，数据锁存器的作用是暂存数据。 ( 6 ) 捕获数据( c a p t u r ei r ) 捕获指令是以并行方式向指令寄存器瓜装入数据或指令，一般向m 装入指令是以 串行方式从t d i 逐位移入的，但有时为了检查瓜是否有正常的移位功能，可以以并行 的方式用其他已设置好的方法输入一个数据或指令，然后对瓜做移位操作操作，从t d o 处检查出序列就可以判断出瓜的移位功能是否正常 ( 7 ) 指令寄存器移位( s h i f tm ) 操作指令寄存器服从t d i 向t d o 方向移一位，这与数据