（微电子学与固体电子学专业论文）dsp芯片的可测性设计研究.pdf

上海大学硕士学位论文 摘要 随着深亚微米集成电路技术的不断成熟，集成电路规模的不断扩大，系统 芯片测试的复杂度远远超出了人们的想象。芯片的测试问题成为制约整个行业 发展的瓶颈。如何在设计初期就开始考虑并解决设计完成后的测试问题，已经 是芯片设计领域的重要课题。本文在对系统芯片可测试性设计的理论作了较为 深入的研究基础上，对一款d s p 芯片的测试控制体系和乘法器，s r a m 的测试进 行了研究和设计。 对于测试系统控制模块的设计，主要以i e e e1 1 4 9 1 边界扫描协议规定的 测试传输状态机为核心逻辑，同时，参考用于s o c 测试的i e e ep 1 5 0 0 理论，加 入特殊的测试指令和数据寄存器，实现测试控制操作。 乘法器的设计主要考虑到不同实现结构对模块在速度和面积等性能上的 影响，通过f p g a 实现对比当前常见的乘法器结构，决定采用改进布斯算法阵列 结构实现乘法器。对于它的测试，测试向量产生借助于自动测试模式生成器 ( a u t o m a t i ct e s tp a t t e r ng e n e r a t o r ，a t p g ) ，同时植入内部测试扫描链完成 整个乘法器模块的测试。 对于存储模块s r a m 的测试，用内建自测试( b i s t ，b u i l t - i ns e l f - t e s t ) 的方 法完成，在分析s r a m 常见故障模型以及测试算法后，对现有的m a r c h 算法进行 改进，采用m a r c h1 3 n 作为本设计测试算法，测试结果表明它可以覆盖绝大多 数的故障1 同时，对b i s t 实现的各电路功能模块，比如自测试控制器等进行了 细致的研究和分析。最终从b i s t 硬件电路带来的系统额外开销来分析，该测试 完全达到设计要求。 本论文的研究可以满足整个d s p 测试要求，保证其能正常工作，同时也为 嵌入式芯片的可测试设计积累了经验。 关键词：可测性设计i e e e l l 4 9 1i e e ep 1 5 0 0 内建自测试 v 圭塑盔兰堡主堂垡堡苎 一一 a b s t r a c t w j 也t h em a t u r i t yo fv d s mt e c h n o l o g ya n dt h es c a l eo ft h ei cc o n t i n u o u s l y e n l a r g e s ，t h ed i f f i c u l t yo ft e s t i n gs y s t e mc h i pg o e sb e y o n dt h ep e o p l e si m a g i n a t i o n t e s ti s s u eo f t h ec h i pt u r n si n t ot h e b o t t l e n e c ko f t h ed e v e l o p m e n to f i c c o n s i d e r i n g t h ea b o v el e a s o n s t h ea u t h o rc o n s u l t sa 研d er a n g eo f d o c u m e n t sa b o u td f td e s i g n , d o e sag o o dr e s e a r c ht h e o r e t i c a l l ya n dp r a c t i c a l l y t h et e s ts y s t e mo f ad s pc h i ph a s b e e ns t u d i e da n dd e s i g n e d a i m e da tt h es y s t e mt e s t i n gc o n t r o lm o d e l ，t h et e s ta c c e s ss t a t em a c h i n ew h i c h i sd e f i n e db yi e e e1 1 4 9 1s t a n d a r di sa sk e r n e ll o g i c m e a n w h i l e ，i e e e1 1 4 9 1h a s t h es c a l a b l ea b i l i t ys os p e c i a lt e s ti n s t r u c t i o na n dd a t ar e g i s t e r sa r ea d d e db a s e do n i e e ep 1 5 0 0 ，t h i sp u r p o s ei st oa c h i e v et h ed i f f e r e n tt e s tw a y st od i f f e r e n tm o d e l s t ot h em u l t i p l i e r , i t sd e s i g ni sb a s e do nt h ep e r f o r m a n c eo fs p e e da n da r e ao f d i f f e r e n ta r c h i t e c t u r e t h ea u t h o rs e l e c t e dt h em o d i f i e db o o 也a l g o r i t h ma r r a yt o a c h i e v ei t c o n s i d e r i n gi t st e s t , t h ev e c t o r sa 聆g e n e r a t e db ya t p g ( a u t o m a t i ct e s t p a r e mg e n e r a t o r ) a n dt h es c a nc t l a i ni se m b e d d e di ni tt of i n i s ht h et e s t b i s tm u i l d - i ns e l f t e s t ) a r eu s e dt ot e s tt h es r a mw h i c hi st h es t o r em o d e l a f t e ra n a l y z e dt h ef a u l tm o d e la n dt e s ta l g o r i t h mt h a ta r eu s e df r e q u e n t ly ，t h ea u t h o r m o d i f i e da n do p t i m i z e dm a t c ha l g o f i t h r aa n du s e dm a r c h1 3 na st h et e s ta l g o r i t h m ， a n dt h et e s tr e s u l ti n d i c a t e dt h a ti tg a sc o v e rm o s to f t h ef a u l to fs r a m o nt h eo t h e r h a n d , t oe a c ho f t h eb i s tc i u i tf u n c t i o n a lm e t i e r s ，s b c h 醛s e l f c o n t r o l e r , t h ep a p e r r e s e a r c h e dt h e mc a r e f u l l y , f i n a l l yf r o mt h eh a r d w a r es p e n d i n go fb i s t , t h et e s t m a t c h e dt h ed e s i g ns u c c e s s f u l l y t h er e s e a r c ho ft h i sp a p e rc a r lm e e tt h et e s tr e q u i r e m e n to fd s pa n dg u a r a n t e e i t sn o r m a lw o r k m e a n t i m e ，t h ed e s i g n - f o r - t e s to fe m b e d d e dc h i pm a y g a i ns o m e e x p e r i e n c ef r o mi t k e yw o r d s ：d e s i g n - f o r - t e s t , i pc o r e ，i e e e1 1 4 9 1 ，i e e ep 1 5 0 0 ，b u i l d - i ns e l f - t e s t v i 上海大学硕士学位论文 原创性声明 本人声明：所呈交的论文是本人在导师指导下进行的研究工作。 除了文中特别加以标注和致谢的地方外，论文中不包含其他人已发 表或撰写过的研究成果。参与同一工作的其他同志对本研究所做的 任何贡献均已在论文中作了明确的说明并表示了谢意。 本论文使用授权说明 本人完全了解上海大学有关保留、使用学位论文的规定，即：学校有权保留论文及送 交论文复印件，允许论文被查阅和借阅；学校可以公布论文的全部或部分内容。 ( 保密的论文在解密后应遵守此规定) 签名：圭垒盗导师签名：煎塑生 i i e t 期；! ! ! ! ! ! ! ! 上海大学硕士学位论文 1 1 课题来源与意义 第一章绪论 随着半导体工业的发展，在芯片的开发过程中，电路规模的增大、复杂程 度的提高，使得电路测试变得十分复杂和困难，测试生成的费用呈指数增长。 测试算法的研究和测试实践证明了一个基本的事实：要对一个不具有可测试性 的电路进行测试是徒劳的，只有提高电路的可测试性，才能使电路的测试问题 得到简化并最终得到解决。解决l c 测试问题的根本方法是在做系统设计时就充 分考虑到测试的要求，即在设计阶段就开始考虑如何对电路进行测试，并将一 些实用的可测性技术引入到芯片设计中，以降低测试生成的复杂性，也就是进 行可测性设计【。 本课题来源于上海大学微电子中心和北京某半导体公司联合开发的“1 6 位 定点数字信号处理器芯片设计”项目。课题设计的是d s p 芯片的测试调试系统。 在原有功能单元的基础上加入测试调试电路保证整个芯片正常工作。针对芯片 内部不同i p 模块的特点，选择不同的测试方法和策略，设计高覆盖率的测试向 量与硬件电路相配合确保测试的完备性。同时在实现整个测试功能的基础上加 入在线调试功能，进一步完善芯片系统。 本文在研究目前芯片测试结构的基础上，完成对整个d s p 芯片测试调试系 统的设计与研究。与传统的芯片测试结构相比较，本系统具有全速测试、故障 覆盖率高等特点，具有一定的学术和实用价值。从而有效地确保了被测d s p 芯 片的功能实现。 1 2 国内外研究概况 从集成电路产品开发流程来看，集成电路测试方法学的研究可以分为两大 方面一一是可测性设计方法学的研究，即通过一定的测试设计来提高电路内部 节点的可观性和可控性，从而提高电路的测试性能；另一方面是测试仪器与测 上海大学硕士学位论文 试软件的研究。本论文的研究将主要集中在可测性设计方法学领域，因此以下 的内容将更多的围绕可测性设计方法的研究来展开。 1 2 1 可测性设计方法的发展历程 自集成电路诞生之日起，设计方法、制造方法和测试方法始终是集成电路 发展不可分割的3 个组成部分。但在集成电路发展的早期，人们更多的注意力 集中在设计和制造领域，而且早期的集成电路逻辑设计与工艺技术相对简单， 因此测试方法学的研究曾一度处于一个不被重视的地位。通常认为可测性设计 是可有可无的，是否采用完全由成本预算来决定。 可测性设计是在1 9 7 0 年在c h e r r y h i l l 测试会议上提出的，然而可测性设计 的必要性直至上个世纪7 0 年代中期随着集成电路设计的发展才逐渐被人们认 识。随后关于可测性设计设计方面的论文和研究成果越来越多，目前在一些重 要的国际会议上，如国际测试会议( i t c ) 、国际设计自动化会议( d a c ) 等都 有专门的分组会。此外，一些可测性设计的规则已经成为集成电路设计的工业 标准，如i e e e l l 4 9 1 标准等。可测性设计已经成为集成电路设计领域一个极其 重要的组成部分嘲。 在过去的2 0 年乃至更长的时间里，可测性设计方法的研究主要集中在如 何协调测试性能与其所带来的额外代价的折衷关系上。而在整个可测性设计方 法学的发展道路上，对于额外代价的考虑也经历了几个不同的阶段，各个阶段 都有其不同的研究侧重点，由此也出现了相应的各类可测性设计方法。 在集成电路发展的早期，面积是所有产品设计的关键因素，同时由于可测 性设计方法始终是集成电路设计方法的一种补充，因此在那时期，面积代价 成为了研究可测性设计方法学的核心。增加尽可能少的额外面积也就成为了选 择可测性设计方法的主导因素。在此期间出现的可测性设计方法多以非扫描方 法为主。所谓非扫描方法主要是区别于后来出现的扫描方法而言的。这类方法 在写入测试数据时仍然保持电路正常工作时的模式，即所有的测试数据都是通 过功能i o 并行写入，电路内部的工作状态也与正常的工作状态相同。这样的 方法必然会导致电路内部的某些节点难以控制或者难以观测，因此需要增加适 2 上海大学硬士学位论文 当的结构，在不改变电路逻辑的前提下，提高这些节点的可控性和可观性。例 如插入测试点技术、初始化技术、冗余逻辑等等。 非扫描可测性设计方法在发展的早期具有突出的优点：它的面积代价小， 测试模式与正常功能模式接近，易于被设计人员理解和接受。但是其设计思想 也决定了它具有不可避免的先天不足。 首先，设计复杂，为了将电路的测试性能提高到所需的范围，经常需要搜 索整个设计空间，并且搜索空间随着电路规模的增加呈级数递增； 其次，需要复杂的自动测试生成( a u t ot e s tp a t t e r ng e n e r a t i o n ，a t p g ) 技 术，在非扫描可测性设计方法中，a = r p g 算法的优劣对最终能够达到的故障覆 盖率有着至关重要的影响； 第三，非扫描可测性设计方法在处理复杂时序电路时，其测试向量的效率 很难得到保证。原因是在时序电路中，非扫描方法经常需要采用一组特定的测 试向量序列才能控制或观测某个特定的节点，测试向量序列的长度与节点本身 的可测性及可观性密切相关，也就是说与电路的结构密切相关。因此非扫描方 法本身并不能保证其效率。 非扫描可测性方法的这些不足在集成电路规模不大、复杂度不是很高的情 况下，由于其面积代价上的优势，通常比较容易被设计工程师所接受。直接采 用功能测试向量进行产品测试实际上就是非扫描测试方法的雏形。但是随着集 成电路规模和复杂度的不断提高，非扫描可测性技术逐渐无法再满足设计的需 要。同时随着集成电路工艺技术的发展，面积代价的比重也逐渐降低，此时另 一种更适于处理复杂电路的可测性设计方法基于扫描的可测性设计方法逐 渐成为了可测性设计方法的主流。 所谓基于扫描的可测性设计方法，其基本的设计思想是将电路内部的存储 单元( 触发器、锁存器等时序单元) 全部或部分地构建成链式结构，并采用扫 描寄存器( s c a nr e g i s t e r ) 来代替原有的存储单元，由此组成串行的扫描链。外 部的测试数据可以通过指定的测试端口，在测试控制信号的控制下，串行写入 存储单元内。 在基于扫描的可测性设计方法中，全扫描方法，即将所有存储单元都替换 上海大学硕士学位论文 为扫描寄存器的方法，是优点最突出的一种方法。因为如果采用全扫插结构， 整个时序电路实际上被转换成了一个单纯的组合电路来进行测试。而对于组合 电路来说，它的可测性问题相对时序电路要容易分析得多，而且在逻辑设计中 也完全有可能避免使用某些难测的组合电路。经过多年的研究与探索，目前对 于一般的组合电路，现有的a t p g 算法都可以轻而易举地获得接近百分之百的 故障覆盖率，而这些组合电路a t p g 算法的复杂性也要远远低于时序电路的 a t p g 算法。同时由于全扫描方法具有很好的结构化，因此采用全扫描的可测 性设计方法，可以以比较低的测试设计代价完成复杂时序电路的处理，并获得 满意的故障覆盖率。 基于扫描的测试方法同样也有其不足之处。扫描设计需要增加一定的硬件 资源来完成扫描寄存器的插入。同时串行的扫描链结构也是缩短测试时间的瓶 颈。这些因素对于扫描方法的应用造成了一些负面影响。 上述所讨论的基于扫描的可测性设计方法和非扫描方法都是通过对电路施 加特定的测试向量，使得电路内部节点上的故障，例如固定为o ，1 s t a c k - a t - o ，1 ) 故障，可以体现在测试结果向量的逻辑值中，从而可以判断电路是否存在故障。 因此可以称之为逻辑响应方法。这类方法是目前最为成熟，适用范围晟广的一 类可测性设计方法。在它们的基础上又根据不同系统对测试性能要求衍生出众 多的可测性设计方法。如基于扫描的全扫描设计、部分扫描设计、以及内建自 测试等等。 除了传统的通过电路的逻辑响应来判断电路故障情况的方法外，还有一些 其他的测试方法可以用来检测电路内部是否存在哉障。i d d q 测试方法就是另一 类较为常见集成电路测试方法。它通过检测电路在特定状态下的静态工作电流 来检测电路的内部故障。它可以有效地检测到非固定故障，如桥接故障等。但 是当集成电路工艺技术进入深亚微米阶段后，由于亚阈值电流的干扰，通过检 测i d d q 电流判断晶体管是否存在故障变得越来越困难。 1 2 - 2 可测性设计的需求分析 可测性设计方法经过多年的研究和发展，已经形成了一个比较完善的体系结 可测性设计方法经过多年的研究和发展，已经形成了一个比较完善的体系结 4 上海大学硕士学位论文 构，例如扫描结构等已经确定了工业标准。在一些商用的e d a 开发工具中也 已经实现了一些标准化的可测性设计算法。这些都使得可测性设计方法得以更 加广泛地应用于各类工业集成电路产品之中。 而随着近2 0 年来集成电路工艺技术的突飞猛进，集成电路设计技术也得 到了较快的发展，集成电路系统的规模和复杂性随之迅速增大。相对而言可测 性设计技术却处于一个相对滞后的发展状态。其中的原因是多方面的，但是很 关键的一点是可测性设计方法学的研究与集成电路设计方法学的研究相隔离。 由于历史的原因，存在着研究测试方法学的学者不了解设计方法学，而研究设 计方法学的学者同样也不了解测试方法学的现象。这使得测试方法学的研究很 大程度上脱离了实践的需求，更缺少了理论研究的前瞻性。直到近两三年，随 着业界对集成电路系统测试性能要求的越来越高，才逐渐推动了设计方法学研 究领域与测试方法学研究领域的相互融合。因此，在测试方法学的研究中，充 分了解设计领域的需求是测试理论和测试方法研究的重要基础。 根据美国半导体工业协会( s n ) 1 9 9 9 及2 0 0 1 年发布的集成电路行业发 展规划，以高端微处理器为例，表1 1 给出了部分相关的参数。 年度 工艺( n m )i o 端口 电路规模( 1 0 6 晶体管)测试向量存储量( m ) 1 9 9 91 8 07 6 85 0 6 4 2 0 0 21 3 0 1 0 2 4 1 0 0 1 2 8 2 0 0 51 0 01 0 2 4 5 0 0 5 1 2 表1 1 高端微处理器的铡试需求 从表中可以看到，随着电路规模的增加，系统的i o 端口数日无法相应的 增加，这在客观上决定了电路的测试性能会相应地降低。这一点从每个i o 端 口的平均测试向量数目上得到了体现。同时随着测试向量数目的增加，也对测 试仪器提出了更高的要求。总体上将大大提高测试的成本。 为了满足集成电路系统的发展需要，必须开发并采用新的可测性设计方法。 根据设计领域发展的特点，新的可铡性设计方法应具备以下一些特性： 标准化随着系统规模的增加，传统的搜索整个设计空间的可测性 设计方法所需要的时间代价会呈级数增长，因此新的可测性设计方法 上海大学硕士学位论文 应不能对电路特性过于敏感，即对于类型相似的电路应可以采用基本 类似的可测性设计流程； 模块化随着s o c 技术的逐步被采用，要求各个内核或模块的测 试结构模块化、标准化以便于系统整合； 收敛性在集成电路设计流程中，从系统定义一直到最终的g d s i i 文件输出，整个过程中的每一个步骤都有可能对之前的设计提出修改 要求，从而形成设计迭代。为了缩短设计周期，充分利用现有的设计 产能，就要求每个步骤本身具有收敛性，同时将其放之整个流程中， 也不应该影响整体的收敛性。作为设计流程中的重要一环，自然对于 可测性设计也有着同样的收敛性要求。因此，在可测性设计方法的研 究中，任何一方面的优化都必须以保证收敛性为前提； 适应性应该能够适应设计技术发展所带来的电路特性的变化，例 如低功耗、多时钟域等等； 可复用设计复用是s o c 领域的核心内容之一，逻辑设计的复用 也对测试设计的复用提出了更高的要求： 低代价低代价一直所有学者研究的目标，这里所指的代价包括了 实现一种可测性设计方法所需要的软硬件代价，也包括了采用一种可 测性设计方法后对整个系统性能造成的影响： 低成本目前绝大多数产品所采用的可测性设计方法都是依赖于自 动测试设备( a u t o m a t i ct e s te q m p m e m ，a t e ) 的，测试成本将很大程 度上取决于测试时间和该方法所需要的测试仪器的性能。测试时闻越 短、对测试设备的要求越低，测试成本也就越低。 标准化、模块化、收敛性、适应性、可复用、低代价和低成本是集成电路 发展对可测性设计方法提出的必然的要求，也是未来主要的发展方向。 1 3 论文的主要研究内容 在实际的应用中，不同的测试技术适用于不同的电路，如存储单元适用于 内建自测试技术；控制器适用于全扫描技术：数据通道以速度为关键性能，适 6 上海大学硕士学位论文 用于部分扫描或专门的测试方法；而边界扫描则比较适用于提高板级可测性。 在进行大规模集成电路设计时，通常是将这几种设计方法结合起来。 本文将对一款d s p 芯片可测性设计进行研究，针对不同的i p 核电路采用 不同的可测性设计方法，从而达到降低测试难度，保证芯片正常工作的目的。 结合被测芯片特点，重点需要考虑的测试模块有：乘法器和s r a m 两大部分。 为实现滤波等复杂的d s p 算法，以及完成实时处理任务，在d s p 芯片的c p u 内核中，通常都有可单周期完成的片内硬件乘法器，它处在关键延时路径上， 其速度和正确性对整个芯片系统性能有重要影响。同时，作为存储器部分， s r a m 存储芯片运行必须的数据和程序信息，它们在芯片内部占有重要的地位。 本文对以上内容进行了较为深入的研究，具体内容如下： 1 首先阐述了测试的基本概念；而后介绍了当前一些常用集成电路的测试 技术，最后介绍了可铡性设计的特点和当前常用的可测性设计方法，为以后章 节的介绍打下理论基础。 2 完成整个芯片测试方案的选择和测试控制体系设计。通过对目前常用的 测试控制体系进行介绍比较后，确定适合本被测芯片的控制体系，即主要是借 用i e e e l1 4 9 1 边界扫描技术的控制理论，同时融合i e e ep 1 5 0 0 思想来实现。 3 着重介绍了乘法器设计和测试。从被测乘法器硬件电路特点入手，分软、 硬件两方面讨论测试问题。包括测试策略的建立，测试向量生成等问题。最终 完成乘法器测试。 4 论述了s r a m 测试。采用内建自铡试( b u i l d - i ns e l f - t e s t ，b i s t ) 方法 对s r a m 进行测试，对b i s t 实现的各模块进行详细的研究；对于测试算法， 采用当前通用的m a r e h l 3 算法来进行测试。 5 对整个论文内容进行总结及展望，并提出有待进一步完成的工作。 7 上海大学硕士学位论文 第二章常用可测性设计方法概述 2 1 测试基本概念 集成电路从设计到产品一般要经历以下几个步骤，如图2 1 所示：即设计 过程、制造过程、晶圆片测试封装过程以及产品测试过程。 图2 1 半导体产品的实现过程 从图中可以看出，一个合格的半导体产品一般要进行两次测试。一次是所 谓的晶圆片测试( w a f e rt e s t ) ，即制造好的晶圆片需要进行严格的测试然后进 行划片、封装，实际上只有通过测试的裸片( d i e ) 才会进行封装，而未通过测 试的裸片直接被淘汰；另一次为产品测试( p r o d u c t i o nt e s t ) ，即通过晶圆片测 试和封装的芯片还不能算真正的产品，它仍然需要进一步进行测试已确认没有 故障( 此时故障主要是封装过程中引起的故障) 才能成为真正的半导体产品。 测试实际上是指将一定的激励信号加载到被测电路( c u t ) 的输入引脚， 然后在它的输出引脚检测响应，并将检测到的电路响应与期望响应相比较以判 断电路是否存在故障的过程【4 】o 测试激励信号一般由片外的测试设备产生；然后根据被测电路反馈回来的 3 上海大学硕士学位论文 测试响应来判断电路是否有问题。如果实际检测的响应和期望的响应相比较不 一致的话，我们就认为被测电路存在故障。 测试分为功能测试( f u n c t i o nt e s t ) 和制造测试( m a n u f a c t u r i n gt e s t ) 。功 能测试主要寻找设计中可能存在的错误，它是用来验证电路中的逻辑行为是否 正确。芯片设计过程中的模拟和验证都是围绕着电路的功能进行的，因而属于 功能测试的范畴。功能测试所使用的铡试向量一般由设计验证过程中所使用的 向量直接转化而成，也可以是由测试工程师手工完成。 制造测试又叫作结构测试( s t r u c t u r et e s t ) ，它是用于寻找在制造过程中可 能存在的结构缺陷( 如开路、短路等) 。制造测试所使用的测试向量一般由a t p g ( a u t o m a t i c t e s t p a t t e r n g e n e r a t i o n ) 工具自动生成。 以上两种测试适用场合不同，功能测试主要用于检测那些具有确定性的故 障a 如果出现故障，需要进行故障诊断；而在产品大批量流片时一般只进行制 造测试，这时候所要检测的故障是随机的。 2 2 常用的可测性设计方法 集成电路可测性设计方法是一种旨在于通过适当的设计重构或调整来提高 电路整体测试性能的辅助设计方法。其核心是通过适当的前期代价来降低产品 的测试成本乃至总体产品成本。之所以称之为辅助设计方法是因为任何一种可 测性设计方法都是建立在逻辑时序设计的基础之上的，这是可测性设计研究的 根本出发点。 常用的可测性设计方法主要有两种，即基于扫描设计( s c a n b a s e dd e s i g n ) 和内建自测试b i s t ( b u i l t - i ns e l f t e s t ) 。 2 2 1 基于扫描设计 基于扫描设计是当前最常用的一种可测性设计方法。它是指将电路中普通 触发器( f i l p - f l o p s ) 替换为具有扫描能力的扫描触发器并将这些扫描触发器连 接起来形成扫描链的一种设计方法。扫描触发器最常用的结构是多路器扫描触 发器，即它在普通触发器的输入端口加上一个多路器，如图2 2 所示，图中左 9 上海大学硕士学位论文 侧是一个正常功能的触发器，d 是功能输入端口，c l k 为时钟输入端口，q 是 功能输出端口，而在右侧，是一个具有扫描功能的触发器。s c a n _ e n a b l e 是扫描 允许信号，s c 粕j n 为扫描数据输入端口，s c a n _ o u t 为扫描数据输出端口。当s c = 0 时，触发器为正常的功能输入，而当s c = l 时，触发器为扫描输入。 删。l 、 ， o u t 图2 2 扫描触发器原理图 近年来对扫描设计的研究主要集中在实现方法上。根据扫描设计的实现方 法的不同，可以将扫描设计分为全扫描设计、部分扫描设计和边界扫描设计。 全扫描设计是将电路中的所有触发器用特殊设计的具有扫描功能的触发器 替代，使其在测试时连接成一个或多个移位寄存器。这样电路就被分成可以进 行分别测试的纯组合电路和移位寄存器，电路中所有的状态都可以直接从原始 输入端和原始输出端得到控制和观察。全扫描设计将时序电路的测试向量的生 成简化成组合电路的测试向量生成，由于组合电路的测试向量生成算法目前已 经比较完善，并且在测试向量自动生成方面比时序电路容易得多，因此大大降 低了测试向量生成的难度。由于全扫描设计能够保证实现较高的故障覆盖率， 该技术广泛的应用在微处理器等大规模集成电路的测试。 部分扫描设计因为只选择一部分触发器构成移位寄存器，和全扫描设计相 比降低了扫描设计的硬件开销和电路性能损失，因此受到广泛的重视和应用， 目前部分扫描设计方法的研究大多是在测试向量生成、面积开销以及对系统性 能影响等之间寻求一种折中。部分扫描设计的方法主要有基于可测性分析的设 计、基于电路结构分析的设计、基于测试向量生成的设计及基于优化方法的设 计等。 边界扫描技术是一种应用于数字集成电路器件的测试性结构设计方法。同 时它也是一种扩展的自制测试技术。它在测试时不需要其它的测试设备，不仅 1 0 上海大学硕士学位论文 可以测试芯片或p c b 的逻辑功能，而且可以测试i c 之间的连线是否存在故障。 因此已经成为数字系统可测性设计的主流。i e e e 也于1 9 9 0 年确定了有关的标 准i e e e l l 4 9 1 。边界扫描技术的基本原理如图2 3 所示【7 1 。它是在核心逻辑电 路的输入输出端都增加一个寄存器，这些寄存器有如下特点： ( 1 ) 每个寄存器都可以输入数据，也可以输出数据。 ( 2 ) 所有的寄存器可连接成一个移位寄存器，形成测试扫描链。 由于增加了这些寄存器，可以实现下述两种基本测试： 1 、测试核心逻辑 将核心逻辑电路的输出端的寄存器置为输入方式，输入端的寄存器置为输 出方式，并通过一定的方式，将核心逻辑电路输入端的寄存器置入测试激励向 量以驱动核心逻辑，同时将其响应采集到核心逻辑输出端的寄存器中，最后将 其响应逐位移出，即可得到测试结果。 2 、测试i c 或p c b 之间的连线 将每个待测连线的一端点的寄存器置为输出方式，并以一定方式预置激励 向量，另一端的寄存器置为输入方式，并以一定方式预置激励向量，另一端的 寄存器置为输入方式，以采集该线上的响应值，通过比较响应与激励之间的关 系就可判断所测连线是否有故障( 开路或短路) 。 i ( 输( 输出) 图2 3 边界扫描的基本原理图 边界扫描技术具有以下优点：降低了对测试系统的要求；可以与其他扫描 技术和自测试技术相结合，实现多层次、全面的测试，从而大大缩短了产品进 入市场的周期，但实现边界扫描技术需要大约7 的附加芯片面积，同时增加了 上海大学硕士学位论文 连线的数目，且加入后整个系统的工作速度有所下降，对系统性能有所影响。 2 2 2 内建自测试 由于半导体工艺技术的发展及存储系统多方面的需求，存储器件日益向着 高速、高集成方向发展，由此也引出了一个问题，对于这种嵌入式存储器进行 测试比较困难。一方面，目前所使用的线形算法进行测试因昂贵的代价变得不 切实际，另一方面，实践表明这些算法并不能完全测试出电路中的故障，而且 在对存储器测试时需要控制地址总线、读写信号等等，因而对一个单元的测试 需要多个读写周期，测试速度相当慢。所以，倾向于将存储器的测试放在存储 器内部。即用内建自测试思想设计s r a m 鲫。 内建自测试技术( b i s t ，b a i l t - i ns e l f - t e s t ) 是一种常用的可澳4 性设计方法， 被广泛应用于数字系统设计的各个层次，模块、芯片、乃至整个计算机系统都 有采用b i s t 技术。内建自测试技术的基本思想是电路自己生成测试向量，而 不是要求外部施加，并依靠自身决定所得到的测试结果是否正确，因此，内建 自测试必须附加额外的电路：激励生成器和响应分析器。整体框架如图5 1 所 示。这种电路具有以下三个特点： 1 ) 测试序列直接在芯片上产生。 2 ) 在芯片上分析输出响应。 3 ) 完成测试只需要测试初始化。 图2 4b i s t 结构简图 b i s t 技术在测试过程中产生测试码，这类比较有代表性的方法有确定性测 试生成、伪随机测试及穷举测试。 确定性方法虽然可以得到高的故障覆盖率，但硬件开销很大，仅在测试码 上海大学硕士学位论文 的个数较少时适用。穷举测试是用所有可能的输入码进行测试。当电路规模很 大时，测试代价可能很高。将电路划分成很多块然后分别采用穷举测试的方法 称为伪穷举测试。但是应用伪穷举测试时对电路进行划分比较困难，而且由于 引入了附加的硬件，可能对电路性能有影响。伪随机测试是一种广泛使用的测 试技术，它使用线形反馈移位寄存器等信号发生器产生伪随机测试序列，同时 该寄存器还可用作多输入特征寄存器压缩测试响应，从而可以减少硬件开销。 伪随机测试的最大优点是测试电路容易实现，硬件开销小，同时仍具有较高的 故障覆盖率。 当对待测电路施加测试向量时，应知道它的正确响应。可以把正确响应存 储在r o m 中，但存储所有测试的正确响应需要占用很大的存储空间，因此这 种方法很少用于实际。最简单的方法是采用两个完全一致的电路，假设一个电 路时正确的，通过比较两个电路输出的测试响应结果来确定电路是否有故障。 但通常很难找到两个完全一致的电路，所以还需要采用压缩技术分析测试响应。 压缩技术通常可分为时间压缩技术和空间压缩技术。 由于伪随机数发生器、特征分析器和扫描通路设计所涉及的硬件比较简单， 适当的设计可以共享逻辑电路，使得为测试而附加的电路比较少，容易把测试 电路嵌入芯片内部，从而实现内测试电路的设计。内建逻辑块设计是一种具体 实用的内测试电路的设计方法，它是在复杂大规模集成电路中设计一种多功能 逻辑快，既可以做一般的寄存器，又可以作为线形反馈寄存器和多输入特征分 析器，并具有扫描通路，从而实现内测试。 b i s t 又分为逻辑内建自测试( l b i s t ：l o g i cb i s t ) 和存储器内建自测试 ( 惦i s t ：m e m o r yb i s t ) ，m b i s t 又分为r a m b i s t 和r o m b i s t 。由于b i s t 要求片 上生成测试向量，而随机逻辑的测试向量生成是非常复杂的，故l b i s t 在实际 电路设计中应用有限。而存储器结构规则，故其测试向量生成电路非常简单， 因此m b i s t 在集成电路设计中被广泛应用。 2 3 本章小结 集成电路设计、制造、封装测试构成一个完整的i c 产业链。在这个产业链 上海大学硕士学位论文 中测试是其中必不可少的一环。随着集成电路的规模变得越来越复杂，集成电 路的测试也变得越来越复杂。为了降低测试的复杂性，我们需要在设计过程中 就要考虑集成电路的测试问题，即进行所谓的可测性设计。可测性设计在今天 芯片设计过程中特别是在复杂芯片设计过程中己显得越来越重要。 本章首先简单介绍了集成电路测试的基本概念，在可测性设计方法上，主 要分析了当前应用最为广泛的是基于扫描设计和内建自测试设计方法。基于扫 描设计将电路中所有普通触发器替换为具有扫描能力的扫描触发器，并将这些 触发器连接起来形成扫描链的一种设计方法。基于扫描设计极大地降低了时序 电路测试的复杂性，且电路可以获得较高的测试覆盖率。但扫描触发器替换使 得芯片的面积略有增加；内建自测试将测试仪“移入”芯片内部，即要求片上生 成测试激励以及进行片上响应分析，从而大大降低了芯片测试对外部测试仪器 的依赖性，使得电路可以进行所谓的全速测试( a t - s p e e d t e s t i n g ) ，但内建自测试 需要片上生成测试激励以及进行响应分析，这样需要额外增加相应的激励生成 电路和响应分析电路，从而使得芯片的面积增加。对于随机逻辑，测试激励没 有规则，激励生成电路将非常复杂，因此内建自铡试一般用于存储器等规则电 路的测试上。 1 4 上海大学硕士学位论文 第三章测试控制体系的实现 3 1 常见测试控制体系 3 1 1i e e e1 1 4 9 1 边界扫描体系控制结构 i e e e l l 4 9 1 标准不但定义了一个完备的测试接口和接口信号协议标准，而 且还提出了一个推荐使用的设计者可以裁减和扩展的体系结构【9 】。i e e e l l 4 9 1 体系结构如图3 1 所示。从图中可以看出整个体系分为三部分：测试传输端口 ( t e s t1 1 c c e $ sp 0 也t a p ) 控制器、测试指令逻辑、测试数据寄存器。 i e e e1 1 4 9 1 边界扫描标准主要控制部件为t a p 控制器，通过对串行输入 的t m s 信号进行相关状态机的译码，使边界扫描系统进入相应的测试模式，并 产生该模式下所需要的各个控制信号，同时完成在该控制信号下的各种测试操 作。这就是整个i e e e1 1 4 9 1 边界扫描控制体系的精髓所在。 图3 1i e e e l l 4 9 1 体系结构 i e e e1 1 4 9 1 控制体系结构具有可裁剪性与可扩展性，主要体现在与i e e e 1 1 4 9 1 标准兼容的增强体系结构，以及关于i e e e1 1 4 9 1 标准具有可接受的不一 致性的体系结构a 所谓关于i e e e1 1 4 9 1 标准具有可接受的不一致性的体系结 上海大学硕士学位论文 构，它支持t a p 接口信号协议，并且测试逻辑的操作符合i e e e l l 4 9 1 标准的 定义，但是测试逻辑中的某些设计与标准中相关准则不一致。用户可以根据自 身测试需要来修改测试指令和数据寄存器。使之可以完成特定的测试操作。但 是，如果在设计中修改t a p 状态机，使它的状态与状态变换的定义与i e e e l l 4 9 1 标准不一致，则将会破坏t a p 接口的信号协议 1 0 】，这是i e e e l l 4 9 1 标准不可 接受的体系结构。 3 1 2i e e ep 1 5 0 0 测试控制结构 针对s o c 测试所面临的挑战，i e e e 等国际组织为s o c 测试标准的制定做 出不懈努力。在1 9 9 9 年5 月，i e e e p l 5 0 0 工作组提出了i e e e p l 5 0 0 标准：内 核测试标准( s e c t ，t h es t a n d a r df o re m b e d d e dc o 托t e s t ) 。这是一个针对s o c 的弹溅试的标准。它主要佻重于嵌入式核测试需求的两方面规定 1 l l ： ( 1 ) 一个( 围绕核) 的测试外壳( w r a p p e r ) ： ( 2 ) 片上测试访问机制用来连接测试外壳和测试图形发生器。 i e e ep 1 5 0 02 1 2 作组提出了一种类似于i e e e l l 4 9 1 结构的模块级边界扫描 结构w r a p p e r 。它是一种带有全扫描的核( 它含有两条平行的扫描链) 。实际上， 该核具有边界扫描功能的环绕寄存器。可以通过串并行数据输入输出端v i 访 问。这些寄存器通过控制信号来选择功能数据输入，输出，或者是对测试数据进 行操作。这里所用的所谓环绕寄存器工作原理与上一章节中提到的具有扫描功 能的触发器相似，都有两条数据通路，一条作为正常工作使用，另一条作为测 试扫描的数据路径。 目前，p 1 5 0 0 可裁剪结构任务组( s e a l a b l ea r c h i t e c t u r et a s kf o r c e ) 具体的片 上测试访问机制并没有确定，而是正在定义测试外壳与测试访问机制之间接口 的行为，目的是通过在各种测试和诊断模式与正常功能模块之间切换来保证实 现p 1 5 0 0 以下功能： ( 1 ) 实现隔离：即在测试某一i p 核时，基于它的任何核内外测试行为不 会影响到芯片上其他部分的功能。 ( 2 ) 实现核访问：可以对核进行施加测试向量和输出测试响应等测试操 1 6 上海大学硕士学位论文 作。 ( 3 )实现核互连访问：保证任何互连测试不会对核电路产生影响。 3 1 , 3v s i a 测试控制体系 虚拟插座接口联盟( v i r t u a ls o c k e ti n t e r f a c ea l l i a n c e ，v s i a ) 为了推动虚拟 组件( v i r t u a lc o m p o n e n t ，v c ) 的提供者与v c 的集成者之间的测试相关信息的 传递，v s i a 也正致力于v c 测试的共同基准测试方法学的研究。为了满足v c 的测试要求，并使之成为一个通用的工业标准【1 2 】。 为了解决s o c 中对虚拟组件v c 的测试访问，v s i a 提出了一种测试访问 结构，提供测试激励向量源和输出向量收集器与s o c 中v c 的测试访问机制。 s o c 中的v c 嵌入在芯片内部并被其他v c 所包围，这就要求测试向量能够通 过测试访问机制到达v c 且可在芯片端口观察测试响应，而且对v c 内部的测 试结构( 全扫描、部分扫描或b i s t ) 提供支持。v s i a 的测试访问结构包括以 下测试结构： ( 1 ) w r a p p e r 寄存器：它由w r a p p e r 单元组成，v c 的每个端口连接一 个w r a p p e r 单元，完成对v c 测试信号的数据以及对v c 输出信号 捕获，即提供v c 的可控制性和可观察性。 ( 2 ) 旁路寄存器：它的引入试为了加速测试向量通过v c 的速度。 ( 3 ) 测试控制模块( t e s tc o n t r o lb l o c k , t c b ) ：提供测试控制所需信号。 3 1 。4 浏试控制体系的优劣比较 目前的测试标准以及相关控制体系的制定，已经滞后于芯片设计和制造技 术的发展。由于很多