（通信与信息系统专业论文）一种新型并行turbo编译码器的fpga实现.pdf

西南交通大学硕士研究生学位论文第1 页 摘要 可靠通信要求消息从信源到信宿尽量无误传输，这就要求通信系统具有很 好的纠错能力，如使用差错控制编码。自仙农定理提出以来，先后有许多纠错 编码被相继提出，例如汉明码，b c h 码和r s 码等，而c b e r r o u 等人于1 9 9 3 年提出的t u r b o 码以其优异的纠错性能成为通信界的一个里程碑。 然而，t u r b o 码迭代译码复杂度大，导致其译码延时大，故而在工程中的 应用受到一定限制，而并行t u r b o 译码可以很好地解决上述问题。本论文的主 要工作是通过硬件实现一种基于帧分裂和归零处理的新型并行t u r b o 编译码算 法。论文提出了一种基于多端口存储器的并行子交织器解决方法，很好地解决 了并行访问存储器冲突的问题。 本论文在现场可编程门阵列( f p g a ) 平台上实现了一种基于帧分裂和篱笆图 归零处理的并行t u r b o 编译码器。所实现的并行t u r b o 编译码器在时钟频率为 3 3 m h z ，帧长为1 0 2 4 比特，并行予译码器数和最大迭代次数均为4 时，可支持 8 2 m b p s 的编译码数据吞吐量，而译码时延小于1 2 4 u s 。本文还使用e p 2 c 3 5f p g a 芯片设计了系统开发板。该开发板可提供高速以太网舭c p h y 和p c i 接口很 好地满足了通信系统需求。系统测试结果表明，本文所实现的并行t u r b o 编译 码器及其开发板运行正确、有效且可靠。 本论文主要分为五章，第一章为绪论，介绍t u r b o 码背景和硬件实现相关 技术。第二章为基于帧分裂和归零的并行t u r b o 编码的设计与实现，分别介绍 了编码器和译码器的r t l 设计，还提出了一种基于多端口存储器的并行子交织 器和解交织器设计。第三章讨论了使用n i o s 处理器的s o c 架构，使用s 0 c 架构 处理系统和基于n i o si i 处理器和u c o s 一2 操作系统的架构。第四章介绍了f p g a 系统开发板设计与调试的一些工作。最后一章为本文总结及其展望。 关键词：t u r b o 编码：f p g a ；交织器；n i o si t 处理器：a v a l o n 总线；以太网 西南交通大学硕士研究生学位论文第1 i 页 a b s t r a c t r e l i a b l ec o m m u n i c a t i o n s r e q u i r ee r r o r f r e ei n f o r m a t i o nt r a n s m i s s i o n b e t w e e ns o u r c ea n ds i n k ，t h u sr e q u e s t i n gg o o de r r o r - c o r r e c t i n gc a p a b i l i t yi n c o m m u n i c a t i o ns y s t e m s 。s u c ha st h eu s eo fe r r o rc o n t r o lc o d i n g a f t e rt h e s h a n n o n1i m i tw a si n t r o d u c e d ，m a n yc o d e sh a db e e np r o p o s e d ， s u c ha sh a m m i n g c o d e s 。b c hc o d e sa n dr sc o d e s 。a sw e l la st u r b oc o d e s t h ei n v e n t i o no ft u r b o c o d e si si nf a c tam i l e s t o a ei ne r r o r c o r r e t i n gc o d e sf o rt h e i re x c e l l e n t e r r o r - c o r r e c t i n gp e r f o r m a n c e h o w e v e r ，t h em e r i to ft u r b o c o d e si so f f e s t e db yt h e i rh i g hd e c o d i n gl a t e n c y i nm a n ya p p l i c a t i o n s t h i sp r o b l e mc o u l db em i t i g a t e db ye m p l o y i n gp a r a l l e l d e c o d i n g t h i st h e s i sp r e s e n t s f p g ai m p l e m e n t a t i o no fan o v e lp a r a l l e lt u r b o d e c o d i n ga l g o r i t h i nb a s e do nf r e m es p l i ta n dt r e l l i st e r m i n a t i o n i na d d i t i o n ， at e c h n i q u ef o rr e s o l v i n gp a r a l l e lm e m o r ya c c e s sc o n f l i c t r e s u l t e df r o m p a r a l l e lt u r b oc o d ei sp r o p o s e d i nt h i st h e s i s ，b a s e do nf p g ai m p l e m e n t a t i o n w i t hc l o c kf r e q u e n c y3 3 hh z 。 4p a r a l l e ls u b - d e c o d e r s ，4t i m e si t e r a t i o na n df r a m el e n g t ho f1 0 2 4 。ad e s i r a b l e d e c o d i n gt h r o u g h o u to f8 3 mb sa n d1 2 4 u sd e l a yi sa c h i e y e d b e s i d e s 。a nf p g a s y s t e mb o a r di sa l s od e s i g n e db yu s i n gw i t he p 2 c 3 5 ，w h i c hp r o v i d e sm a c p h ya n d f c ii n t e r f a c ef o rh i g hs p e e dc o m m u n i c a t i o n s t h et e s tr e s u l t si n d i c a t et h a t t h es y s t e mb o a r di se f f e c t i v ea n dr e l i a b l e t h i s t h e s i sc o n s i s t so ff i v ec h a p t e r s t h ef i r s t c h a p t e ri n t r o d u c e s b a c k g r o u n do ft u r b oc o d e sa n dr e l a t e di m p l e m e n t a t i o nt e c h n o l o g y t h es e c o n d c h a p t e rp r e s e n t se n c o d e ra n dd e c o d e rr t ld e s i g n ，a sw e l la s p a r a l l e l i n t e r l e a v e r d e i n t e r l e a v e rd e s i g nb a s e do nm u l t i p o r tm e m o r y t h es o cs y s t e m b a s e do nn i o sp r o c e s s o ra n du c o s i ib u i l to nn i o si sd i s c u s s e di nt h et h i r d c h a p t e r t h ef o u r t hc h a p t e rd e s c r i b e st h ew o r kr e l a t e dt os y s t e md e s i g n ，t e s t a n dd e b u g t h el a s tc h a p t e rc o n c l u d e st h et h e s i sa n dp r e s e n t ss o m er e m a r k so n t h ef u t u r ew o r k k e yw o r d s ：f g p a ；i n t e r l e a v e r ；n i o si ip r o c e s s o r ；a v a l o nb u s ；e t h e m e t 西南交通大学硕士研究生学位论文第1 页 第一章绪论 1 1 数字通信与纠错编码技术 可靠通信要求消息从信源到信宿尽量无误传输。然而在般环境或者无线 通信环境下，容易发生各种噪声干扰，例如同频电信号以及恶劣的天气等，这 些都可能造成接收端错误，因此需要一种机制以纠正在传输中出现传输的错误。 当前一般有两种机制解决传输错误问题，第一种是自动请求重传机制a r q ，当接 收端检测到传送差错时，就设法通知发送端重发。第二种是使用前向纠错f e c ， 在f e c 机制中，接收端不但能根据接收到的码元发现差错，而且能确定二进制码 元发生错误的位置，从而加以纠正。 纠错编码一个典型实现，就是在远程数据传输系统中具有纠错能力的数据 传输装置，如图1 - 1 所示。 圈i i 差错控制系统 从图卜1 中可以看出，二进制信号发生器发出信号，经差错控制器编码成 纠错码。然后经调制器使二进制信号变成为适宜于信道传播的电信号，这种信 号通过信道传输至接收端，首先通过解调器将其还原为原来的二进制信号再 经差错控制器检验经信道传输后是否产生失真，并采取措施进行纠正。经纠正 后的二进制信号送入二进制信号接收器，从而完成整个传输过程。二进制信号 接收器可以是计算机，或其它接收装置如终端等。 1 9 4 8 年。香农( s h a n n o n ) 在他那篇著名的论文通信的数学理论中提出 并证明了：对于一个信道容量为c 的有扰信道，消息源产生信息的速率为r ，只 要r c ，则总可以找到一种信道编码和译码方式使编码错误概率p 随着码长n 的增加，按指数下降到任意小的值；若r c ，则不存在编译码方式来实现无误传 输。这一结论为信道编码指出了方向，但它仅是一个存在性定理，并未给出怎 样去寻找这种性能优良的码。 到现在已经先后出现的很多种纠错码中，比较常见的有汉明( h a m i n g ) 码、 b c h 码、r s 码和卷积码等，但这些码字的纠错性能都远远达不到香农限的要求。 西南交通大学硕士研究生学位论文第2 页 直到1 9 9 3 年，c b e r r o u 等人提出t t u r b o 码，它的性能很接近香农限，具有很 强的纠错能力。从它诞生至今，大量的学者对其进行了研究，形成了一个t u r b o 码的研究高潮。 t u r b o 码通过使用多次迭代逼近最大似然译码从而获得非常优异的纠错性 能。因其优异的性能，t u r b o 码很适合应用于通信环境较为恶劣的无线数据通信 系统。目前，第三代移动通信系统，美国宇航局n a s a 深空探测通信系统，数字 卫星视频广播系统d v b - r c s r c t 等都把t u r b o 码作为一种基本的信道编译码技 术。尽管t u r b o 码得到了广泛的应用，但由于其迭代译码算法比较复杂，在迭代 次数比较高时其译码延时较大，难以满足对时延有严格限制的应用系统需求。 为了满足高数据速率、高可靠性数据传输的需要，必须研究降低译码处理时延 的高速t u r b o 编译码技术。 如何高效地实现t u r b o 编译码系统在通信领域有重要的实际工程价值。本毕 业设计选取并行t u r b o 码的编译码器硬件设计和实现作为研究方向。 1 2 并行t u r b o 码实现的国内外研究现况 在数字通信系统中，纠错码对于保障可靠的通信、提高通信质量起着重要 的作用。t u r b o 码优异的纠错性能在信道编码领域引起了极大的关注。国内外有 许多相关领域的科研人员在t u r b o 译码算法和实现上投入了相当的力量，也作出 了许多贡献。 1 2 1 并行t u r b o 编译码算法研究 c 贝努，等人于1 9 9 3 年首次提出的t u r b o 码的编译码方法中，t u r b o 码编码 器是由两个递归系统卷积码编码器( r s c ) 通过一个随机交织器并行连接而成，编 码后的校验位经过穿孔删余处理后，从而产生不同码率的码字“1 。由于两个r s c 分量编码器r s c l 和r s c 2 是通过并行的方式进行级联编码，所以这种t u r b o 码 也被称之为并行级联卷积码。t u r b o 码巧妙地将卷积编码与随机交织器结合在 一起，实现了随机编码的思想。在解码处理时，t u r b o 码通过使用迭代译码的 方法来逼近最大似然译码，t u r b o 码在解码时采用了软输入软输出( s i s o ) 译码 模块，它由两个s i s o 译码模块s i s 0 1 和s i s 0 2 串行级联组成；译码模块s i s 0 1 对分量码r s c i 进行软输入软输出译码，产生关于信息序列中每一比特的似然比 西南交通大学硕士研究生学位论文第3 页 信息，并将其中的外信息经过交织处理再作为s i s 0 2 在对分量码r s c 2 进行软输 入软输出译码时的先验信息；译码模块s i s 0 2 对分量码r s c 2 进行软输入软输出 译码，产生关于交织信息序列中每一比特的似然比信息，并将其外信息经过解 交织处理后，作为下一次s i s o i 在对分量码r s c i 进行软输入软输出译码时的先 验信息；经过多次迭代，s i s o i 和s i s 0 2 的外信息将趋于稳定，似然比渐近值 逼近于整个码的最大似然译码。c 贝努等人的仿真研究表明，基于( 3 7 ，2 1 ) 分量r s c 编码器的并行级联t u r b o 码，在编码分组长度为6 5 5 3 6 ，编码码率为i 2 时，迭代次数达到1 8 次时，误码率下降到l o 一5 以下系统所需的信噪比仅为 0 7 d b ，达到了接近香农限的性能。 t u r b o 码表现出优异的系统性能，但t u r b o 码的译码算法复杂且编码长度 通常较长。由于t u r b o 码译码所采用的迭代译码，随着t u r b o 码编码长度的增 加，t u r b o 码译码算法所需要的存储量与迭代译码计算量的加大，译码延时也 随之增加。许多人在优化译码算法方面获得了大量成果，已经先后提出了最大 后验概率译码m a p “算法，l o g m a p 算法，简化的i a x - l o g - d a p 。算法以及软输出 v i t e r b i ( s o v a ，s o f t o u t p u tv i t e r b 认l g o r i t h m ) ”算法等译码算法。 除优化译码算法外，比较常见的一种方法是采用流水线型的t u r b o 译码结 构。显然当采用多个处理器来处理实现流水线中的各个译码模块的译码运算时， 将比单个处理器实现t u r b o 码的迭代译码要更快一些。c 贝努。a 格拉维休仕 等人在论文首先给出的即为一种流水线型的t u r b o 译码结构。虽然t u r b o 码的 译码结构在采用多个处理器实现流水线型的译码结构时。可以在一定程度上降 低译码延时，但流水线译码结构中的每个软输入软输出译码单元的处理时延仍 难以降低，特别是在编码分组较长时，流水线型的t u r b o 码译码结构仍然具有 较大的译码时延。 另外一类方法是采用并行译码，该类方法也是通过增加译码器的数量和实 现复杂度以获得小的延时。国内外都有一些相关的科研成果。国外的j a h m i n g h s u 等人于1 9 9 8 年在“一种并行t u r b o 译码方案”中提出了并行译码方案，在 该方案中，使用了帧分裂并且在分裂处重叠部分信息比特，该编码的纠错优劣 性能和重叠的比特数相关，该文只给出了该相关程度的定性分析而无定量分析 后来陆续有一些文献提供了各种改进方案，u d a s g u p t a 等人于2 0 0 1 年提出了“使 用软输出t 算法的并行t u r b o 译码”。s e o k h y u ny o o n 等人于2 0 0 2 年提出了“一 种低延时的并行t u r b om a p 译码算法”1 。y u p i n gz h a n g 等人于2 0 0 4 年在“并 行t u r b o 译码”一文中使用图形分析了几种现有的并行t u r b o 译码方案嘲，并结 西南交通大学硕士研究生学位论文第4 页 合“双流”操作提出了自己的新并行t u r b o 方案。 国内也有一些科研单位研究了并行t u r b o 码的译码并取得一定的成果。南 京邮电学院的刘林等人在2 0 0 2 年在“t u r b o 码并行译码算法的研究”中”，将 t u r b o 码译码和图论结合起来，利用b a y e s i a n 网络图模型描述了t u r b o 码的译 码过程，基于模型使用p e a r l 的信息传播算法，建立了t u r b o 码的并行译码算 法。西南交通大学的万科等人于2 0 0 3 年提出了一种基于帧分裂和篱笆图归零处 理的译码方案“，该方案对编码器的两个分量帧分裂和篱笆图归零处理，并 在译码端对边界计算条件进行了调整。清华大学的x i u j u nz h a n g 于2 0 0 3 年提出 了一种并行t u r b o 码译码方法“”，该方法可以节省存储空间和提高译码效率，但 会损失一定的纠错性能。 1 2 2 并行t u r b o 码硬件实现状况 在硬件实现上，有不少国内外的公司和科研单位已经使用硬件实现了t u r b o 码的编译码，但硬件实现并行t u r b o 码的的比较少。韩国科学技术研究所的 j a e y o u n gk w a k 于2 0 0 3 年使用了分割交织器技术实现4 1 mb i t s 的吞吐量“”。德 国k a i s e r s l a u t e r n 大学的m i c h a e lj t h u l 于2 0 0 4 年使用了x i l i n x 的f p g a 实现 了并行t u r b o 码译码方法“”，其吞吐率在时钟频率为8 4 mh z 时达至0 2 6 mb i t s ， 其延迟时间时1 8 5 u s 。清华大学的x i u j u nz h a n g 在2 0 0 4 年使用f p g a 实现了在7 2 b l 主频时4 0 mb i t s 的吞吐量”。 1 3 硬件实现相关技术与工艺 1 3 1f p g a 技术 在实现t u r b o 的技术中，主要有使用f p g a ，d s p 和a s i c - - - 种芯片技术实现，在 工程应用中，d s p 适合在算法比较复杂而实时性和吞吐量都不高的场合，f p g a 适合算法不是很复杂而大吞吐量且实时的应用而a s i c 实现的技术难度大，周 期长，适合于批量芯片生产。 f p g a ( 现场可编程门阵列) 与c p l d ( 复杂可编程逻辑器件) 都是可编程逻辑 器件，它们是在p a l ，g a l 等逻辑器件的基础之上发展起来的。同以往的p a l ，g a l 西南交通大学硕士研究生学位论文第5 页 等相比较，f p g a c p l d 的规模比较大，它可以替代几十甚至几千块通用i c 芯片。 这样的f p g a c p l d 实际上就是一个子系统部件。这种芯片的强大运算和可编程 能力受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年 的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是x i l i n x 公 司的f p g a 器件系列和a l t e r a 公司的c p l d 器件系列，它们开发较早，占有了较大 的p l d 市场。通常来说，在欧洲用x i l i n x 的人多，在日本和亚太地区用a l t e r a 的人多，在美国则是平分秋色。 随着v 1 s i ( v e r yl a r g es c a l ei c ，超大规模集成电路) 工艺的不断提高，单 一芯片内部可以容纳上百万个晶体管，f p g a c p l d 芯片的规模也越来越大，其 单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实 现系统集成。f p g a 芯片在出厂之前都做过完全系统的测试，不需要设计人员承 担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件 环境来完成芯片的最终功能设计。所以，f p g a c p l d 的资金投入小，节省了许 多潜在的花费。用户可以反复地编程、擦除、使用或者在外围电路不动的情况 下用不同软件就可实现不同的功能。f p g a c p l d 软件包中有各种输入工具和仿 真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内 就可完成电路的输入，编译、优化、仿真，直至最后芯片的制作。当电路有少 量改动时，更能显示出f p g a c p l d 的优势。电路设计人员使用f p g a c p l d 进行 电路设计时，不需要具备专门的i c ( 集成电路) 深层次的知识，f p g a c p l d 软件 易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。、 在f p g a 芯片厂家里，x i l i n x 和a 1 t e r a 公司无疑是该领域最新技术的领头军。 下面分别介绍两厂家的最新一款芯片性能。该两款芯片代表这f p g a 业界内的最 先进半导体集成水平。 x i l i n xv i r t e x l 4 系列器件，采用1 2 v9 0 n m 三栅极氧化层技术，与前一代 器件相比v i r t e x 一4f p g a 的性能和密度加倍，而功耗却减半。内部集成2 0 0 。0 0 0 个逻辑单元，多个独立时钟与2 0 个数字时钟管理器，差分全局时钟控制技术将 歪斜与抖动降至最低，加强了硬件加速的技术支持嵌入式p o w e r p c i l i 核到定制硬 件加速器的新的低延迟链路。5 0 0m h zx t r e m e d s p t m 块很适用于提高d s p 性能的灵 活的乘累加器结构。增强型存储器高达l o m b i t s 块r a m 具有内置f i f o 控制逻辑。 6 2 2m b p s 一1 0 3 1 2 5g b p sr o c k e t l 0 t m 收发器灵活的s e r d e s 具有最广泛的工作范 围，支持多速率应用“”。 s t r a t i xi if p g a 在所有竞争f p g a 中，具有最高的性能和密度。s t r a t i xi i 西南交通大学硕士研究生学位论文第6 页 器件支持高达5 0 0m h z 的内部时钟频率，典型设计性能超过2 5 0 岫z 。s t r a t i xi i 逻辑结构使设计人员能够将更多的功能封装在更小的区域中，迸一步降低了产 品成本。设计人员还能够得至o a s i c 那样的密度和性能，以及可编程逻辑产品及 时面市的优势。此外，s t r a t i xi i 器件适用于a s i c 原型。s t r a t i xi if p c - a 采用 t s i u c 的9 0 h m 、低k 绝缘工艺技术制造，等价逻辑单元( l e ) 高达1 8 0 k ，嵌入式存 储器达到9m b i t 。在实现高性能和密度的同时，s t r a t i xi i 器件还针对器件整 体能力进行了优化呻1 。 1 3 2 片上系统集成s o o 随着信息产业的飞速发展，为了追求更高性能，更短上市时间和更低制造 成本，适应科技发展和市场竞争的需要，系统设计人员正在将完整的系统功能 集成到单芯片中，从而导致集成电路i c 技术发生了翻天覆地的变化。以软硬件 协同设计、i p ( 知识产权) 核、超深亚微米技术为支撑的s o c ( s y s t c m s - o n c h i p ) 则 是超大规模集成电路的发展趋势和主流技术。 s o c 有多种不同的定义，一般说来，s o c 是一种处理器基i c ，含有一个或 数个嵌入式计算引擎( 微处理器，微控制器或数字信号处理器) ，采用超深亚微 米工艺技术，主要采用第三方的i p 核进行设计；内置嵌入式存储器和可编程逻 辑，具备外部对芯片进行编程的功能；具有完整系统所必备的全部或大部外设。 在某些场合，它还包括模拟前端，在同一芯片上集成模拟和数字技术，增加了 系统的复杂性。 传统设计流程可分为逻辑设计与物理实现两个相互独立阶段，包含以下几 个步骤：系统规划、功能设计、逻辑设计、电路设计、设计验证、生产制作、测 试调试，芯片的设计。设计人员要傲的只是前端设计，如系统结构设计，进行 前端模拟仿真并且向硅片供应商( s i c ) 提供网表。硅片供应商则负责后端设计， 包括芯片的物理设计、封装、测试和成品率管理。 然而随着系统集成度的不断提高以及终端用户需求的多样化，系统功能愈 来愈复杂，如何确定系统结构并完成软硬件的划分，传统的系统设计方法己经 不能很好的满足设计的需求。为了提高芯片的设计效率，缩短设计周期，系统 设计需要新的设计理论体系和设计方法，以克服传统设计方法中前端设计和后 端设计相互分离的弊病。这一新的设计理论和设计方法是以软硬件协同设计理 论、i p 核生成及复用技术和超深亚微米技术等为支撑的。 西南交通大学硕士研究生学位论文第7 页 1 3 3n i o si i 处理器 n i o si i c p u 是一种5 级流水线、单指令的r i s c 处理器，其大部分指令可以 在一个周期内完成。n i o si i 处理器也是一种软核c p u ，专门针对a l t e r a 的可编 程逻辑器件及片上可编程的设计思想，并做了相应的优化。作为一种可配置的 精减的r i s c 处理器，它可以与用户自定义逻辑结合构成s o p c 系统，并下载到 a l t e r a 的可编程器件中。3 2 位的n i o si i 软核，结合外部闪存以及大容量存储器， 可构成一个功能强大的3 2 位嵌入式处理器系统。 在a l t e r a 的n i o si i 嵌入式处理器中，用户可以在n i o si i 指令系统中增加 用户自定义指令，以增强其对强实时软件算法的处理能力。用户自定义指令可 以通过单周期或多周期操作来完成复杂的处理任务。另外，增加的用户自定义 指令同样可以访问存储器或n i o si i 系统外的逻辑。采用用户自定义指令，用户 可以把一个复杂的标准指令序列，简化为一条用硬件实现的单个指令。 一、n i o sii 软核处理器基本要素 n i o si i 软核处理器是通用流水线型的r i s c 处理器内核，它和微控制器或者 片上计算机( 包含一个c p u 、片上存储器以及外设的连接接口) 是等价的术语。 n i o si i 处理器系统将n i o si i 处理器核、片内外设集合、片内存储器和片外接 口等，所有这些都在一块单一的a l t e r a 的f p g a 芯片上实现。所有的n i o si i 处理 器系统使用统一的指令集和编程模型。一个n i o si i 处理器系统如图1 - 2 所示。 a l t e r a 的f p g a 提供增加处理器系统特性和提高其性能的灵活性。相反地， 不必要的处理器特性和外设可以去掉以适合更小型、低成本器件的设计。因 为a l t e r a 器件的引脚和逻辑资源是可编程的，许多用户自定义的特性可以实现。 芯片上的引脚能被重新安排，这就使得电路板设计更加容易、灵活。片上额外 的引脚和逻辑资源能用来实现与处理器无关的功能。额外的逻辑资源提供了一 些额外的逻辑门和寄存器，或者额外的资源可以实现另一个完整的系统。片上 额外的引脚和逻辑能用来为n i o si i 处理器系统实现附加的外设和硬件逻辑。 ：、n i o si i 处理器架构和实现 n i o si i 架构描述一指令集架构( i n s t r u s t i o ns e ta r c h i t e c t u r e ，i s a ) ， n i o si i 处理器核心是用硬件设计来实现n i o si i 指令集并支持其功能单元。处 理器核不包括外设或连接到外部的逻辑。它仅仅包含了实现n i o si i 架构要求的 电路。 西南交通大学硕士研究生学位论文第8 页 n i o si i 架构的功能单元构成了n i o si i 指令集的基础。然而，这并不代表 着任何一个单元都是在硬件中实现的。n i o si i 架构描述的是一种指令集，不是 一种特殊的硬件实现。一个功能单元可以由硬件实现，软件仿真或者完全忽略 掉。一种n i o si i 的实现就是被特定的n i o si i 处理器内核嵌入的一种选择。所 有的实现都支持定义在( n i o si i 处理器参考手册的指令集。”。每一种实现都 完成了具体的目标，比如更小的核心尺寸或者更高的性能。这允许n i o si i 架构 调整到符合不同目标应用程序的需要。 m q 口h 1 3 4a v a i o n 总线 圈i - 2n i o si i 处理器结构图 n i o si i 总线结构采用的a v a l o n 总线形式，是a i t e r a 公司针对其f p f i a 而设 计的一种s o p c 接口标准。它提供了各设备之间连接的接口，可以用于片上处理 器和外设之间的连接。 a v a l o n 总线具有结构简单和可参数化配置等特点，由一组预定义信号组 成，主要用于连接片内处理器与外设( 一个或多个i p 模块) ，以构成可编程单芯 片上系统( s o p c ) 。它描述了主从构件间的连接关系，以及构件间通信的时序关 系。 西南交通大学硕士研究生学位论文第9 页 a v a l o n 主从外设之间的交互是构建在从端口仲裁技术上的，当多个主外设 同时要求访问同一个从端口时，从端口仲裁决定哪一个主外设取得访问权。从 端口仲裁且有以下两个优点： 一、仲裁的细节被封装在a v a l o n 总线内部。因而主从外设的接口是一致而 且独立的，与总线上的主从外设的数量无关： 二、多个主外设只要不是在同一总线周期访问同一个从端口，便可同时执 行多个总线传输。 传统的总线结构仲裁是由单个仲裁器控制一个或多个总线控制器和总线 从属设备进行通信，由于每次只能有一个控制器可以存取系统总线而行成瓶颈。 1 4 论文主要内容 图m 州 囹m 州 图i - 3a v a l o n 总线系统结构豳 本论文的主要工作是f p g a 硬件实现基于帧分裂和归零的并行t u r b o 码，并 且在此基础上提出了一种基于多端口存储器的并行子交织器解决方法，该方法 很好的解决了并行访问存储器冲突的问题。 本设计最终在现场可编程门阵列( f p g a ) 平台上实现了一种基于帧分裂和篱 笆图归零处理的并行t u r b o 编译码器。论文所实现的并行t u r b o 编译码器在时 西南交通大学硕士研究生学位论文第l o 页 钟频率为3 3 m h z ，帧长为1 0 2 4 比特，并行子译码器数和最大迭代次数均为4 时 支持8 2 m b p s 的编译码数据吞吐量，译码时延小于1 2 4 u s 。本文的工作还包括 使用e p 2 c 3 5f p g a 芯片设计系统开发板。该开发板提供高速m a c p h y 和p c i 接 口，很好地满足了通信系统需求。经过系统测试和结果表明，本论文实现是有 效并且可靠的。 本论文主要分为五章，第一章为绪论，简单介绍了纠错编码发展的历程和 t u r b o 编码的发展，此外还介绍了t u r b o 码的硬件实现相关技术。第二章为基 于帧分裂和归零的并行t u r b o 编码的设计与实现，分别介绍了编码器和译码器 的r t l 设计，还详细介绍了交织器和解交织器的设计。第三章为基于n i o s 处理 器的s o c 架构，主要包括s o c 架构和基于n i o s 处理器的u c o s - 2 操作系统的架 构。第四章介绍了f p g a 系统开发板设计与调试的一些工作。最后一章为本文总 结并且对未来的工作了一定的展望。 西南交通大学硕士研究生学位论文第1 1 页 第二章基于帧分裂和归零处理的t u r b o 编译码器设计 2 1 并行t u r b o 编码器设计 2 1 1 编码算法 本设计内容为硬件实现西南交通大学移动通信实验室万科等人所设计出的 一种并行t u r b o 编译码方案。该方案基于帧分裂和篱笆图归零处理，该方案对 编码器的两个分量进行帧分裂和篱笆图归零处理，并在译码端对边界计算条件 进行了调整。通过牺牲较小的传输效率，获得较好的纠错性能，尤其是在高码 率的情况下。其纠错性能更优。 该系统所实现的内容主要分为三个模块，编码模块、调制解调制及信道模 块和并行译码模块，如图2 一l 所示。其中每个模块由多个子功能模块组成，信道 部分为加性高斯自噪声环境。 出信意斑r l 一裳迸塌信旦元一，目一接收墙佑曩矛 一一j 匝鲴 图2 it u r b o 编译码系统框架 如图2 2 所示，t u r b o 码编码器结构由编码预处理模块、分块拆分处理模块、 带归零处理模块的第一分量分块递归系统卷积编码模块一( r s c l ) ，带归零处 理的第二分量递归系统卷积编码模块二( r s c 2 ) 、交织处理模块、穿孔处理模 块与编码输出模块组成。 来自信源长度为l 的信息元经过编码预处理，输出能被n 整除且长度为l 的信息元。如果系统设定的信息元长度l 能被n 整除，则经过编码预处理模块 后的信息元长度l 等于l ；如果系统设定的信息元长度l 不能被n 整除，则编 码预处理模块在长度为l 的信息元尾端添加长度为n r l n 一l 的已知伪 信息元( 如零比特) 后，将其拓展成长度为l = n r l ，n 1 的信息元；这里f l n 1 西南交通大学硕士研究生学位论文第1 2 页 a l 广1 一 口 迅穿 ji 刊竺竺i 一 并 孔 1： 处 k k 吾1 - 厂忑了一 理 码码元 图2 2 编码器框图 代表大于或等于l n 的展小整数；t u r b o 码分块编码方式可以通过编码分组 的控制头信息告知解码端在译码输出时是否需要以及从什么位置开始剔除编码 端在编码预处理时插入的伪信息元；在l = l 时，控制头信息将告知解码端不 需要对经过分块合并处理后，经解交织模块处理得到的长度为l 的对数似然比 译码输出再进行处理：在l = n il ，ni l7 时，控制头信息将告知解码端需 要对经过分块合并处理后，经解交织处理得到的长度为l 的似然比译码输出从 位置l + l 开始删除编码端在编码预处理时所添加的长度为n x f l ni l 的 伪信息元。 长度为l 的信息元，一路在分块拆分处理模块的控制下，按照长度l n 将 信息元分块送带归零处理的第一分量递归系统卷积编码，另一路经过交织处理 后得到的交织信息元，在分块拆分处理模块的控制下，按照长度l n 将交织信 息元分块送带归零处理的第二分量递归系统卷积编码：两个编码模块r s c l 、 r s c 2 对长度为l n 的信息元分块进行编码后将回到零状态。再转入对下一个长 度为l n 的信息元分块的编码处理。 两个分量r s c 编码模块输出的编码码元y 。，y 一连同未经处理的信息元以 及两个分量r s c 编码模块在对每个信息元分块作归零处理时的归零尾比特 t 。，t z 在分块拆分处理模块的控制下经分块合并处理按照以下方式依序合 并成一个完整的编码分组后输出： 首先输出对应第一个信息元分块的信息元、编码码元与归零尾比特( 其中 上标表示分块序号) 西南交通大学硕士研究生学位论文第1 3 页 擎岛器篡耆想正器船删，蔓，岛j 巴m ，巴一= 印船，姆，；蝎，蛎；髫船删，玛耐；岛喝肭埘，玛胁 然后输出对应第二个信息元分块的信息元、编码码元与归零尾比特 翳嚣嚣篓二荔爱玛；留，蝎m ，玛彬；儡蝎黼蝎= 铲裾，瑁，；舄，蝎，玛；留，蝎m ，玛彬；儡蝎黼蝎砌 最后是对应于第n 个信息元分块的信息元、编码码元与归零比特。 翳骀警箸麓磁如捌，蹁，骰缘， 经过分块合 并处理后的编码分组为 陋”，玎”，霹”；z ”，砣”，璎哇”，】：l ”，巧2 ) ；z ”，砣”，蟛， 。狮，玎”，霹椰：研”，巧加，彤，j 可见以上编码分组由添加归零比特的信息元j ( 1 、第一分量编码码元y ，。第二分 量编码码元k * 构成，长度为3 x l + 4 x n x m ，m 为r s c 编码模块的编码存储长 度。 穿孔模块在分块拆分处理模块的控制下，参照穿孔模式对合并后的编码分 组执行穿i l 处理，穿孔处理时对长度为3 l + 4 x n x m 的编码分组中属于每个信 息元分块编码归零处理的部分不作穿孔处理：具体来讲，需要进行穿孔处理的区 间为4 x ( k o x m + s ( k 1 ) l n + i ，4 x ( k 1 ) x m + 3 x k x l n 1 ，其中k 的取 值范围为l 至n ，其对应的需要进行穿孔处理的数据为： 肛m ，巧m ，珂” 扛。，e 伸，巧2 ， ，扛州，r , n l , 瑶m h 经过穿孔处理后的编码分组长度为r l + 4 xn x m ，其中】r 为经过穿孔模 块调整后的编码码率，这里r 3 。 可见，编码端通过分块编码后输出的编码码字与传统编码码字所不同的是 在码字中以r l n 为单位分块，并在每个分块后添加了一些用于编码分块归零 的尾比特：整个分块编码后的编码码字长度较传统编码码字长度有所增加，增 加的用于编码分块归零的尾比特长度为4 x ( n - 1 ) i l l 。考虑到分块数n 一般较 西南交通大学硕士研究生学位论文第1 4 页 小，通过分块编码所增加的冗余比特数与整个编码码字相比，基本可以忽略不 计。另外，与传统t u r b o 编码进行穿孔处理所不同的是，采用分块归零编码的 t u r b o 编码模块，除了最后的4 m 个归零尾比特不能穿孔而外，穿孔模块还必须 分块进行穿孔处理，原因在于分块编码后的码字中间有用于分块归零的4 x ( n - 1 ) x m 个尾比特不能进行穿孔处理。 2 1 2 编码器设计与实现 如图2 3 所示，本设计中编码器主要包括两个并联的递归系统卷积编码器 r s c l 和r s c 2 ，一个长交织器( 索引存储器) 和帧分块处理控制模块( 编码控制 器) 。第一分量编码器r s c l 将一个完整的信息帧分裂( 拆分) 为若干个信息元 段后进行分段归零编码处理，即篱笆图归零编码处理。第二分量编码器r s c 2 将信息元交织后再进行帧分裂和篱笆图归零编码处理。具体来说，当信息帧长 度为l i n f o 的信息元进入编码器后，r s c l 按照计数器输出的顺序地址( 地址1 ) 读取数据后对其进行分块处理，分成n 个长度为l i n f o n 的子帧，并逐段编码， 在编码器完成对每子帧信息元编码后对每段数据进行篱笆图归零处理，使得编 码器回归到全零状态。每段数据在添加归零信息元后的长度变为l - i n f o n + m ， 其中m 为r s c 编码器的移位寄存器数目。r s c 2 输入的信息元为交织后的信息序 列( r s c l 的归零信息元不作为r s c 2 的输入信息元，因而不参与交织) ，交织过 程即按照索引存储器里存储的系数作为地址( 地址2 ) 读取信息元。最后信息 元、第一分量码元和第二分量码元共同输入合并处理模块复用后输出。若编码 器采用穿孔处理时，对归零信息元和归零码元( 校验元) 均不作穿孔处理“。 图2 - 3 基于帧分裂和归零编码处理的并行t u r b o 码编码器结构 生成系数为( 1 7 ，1 1 ) 。的递归系统卷积编码r s c 的示意图如图2 - 4 ，图中的编 西南交通大学硕士研究生学位论文第1 5 页 码器约束长度为4 ，生成系数可以不惟一，可以为( 1 5 ，1 3 ) 。在3 g p p 中的信道 编码采用的t u r b o 编码推荐的约束长度为4 ，约束长度为( 1 5 ，1 3 ) 。j i l l 。 图2 - 4 递归系统卷积码r s c 原理图 编码器对外的引脚如图2 5 ，输入引脚有时钟输入( c l k _ i ) ，复位输入 ( r e s e ta s y n i _ p ) ，数据输入使能( d a t a i n e n a b l e ip ) ，信息元数据输入 ( d a t a _ i ) ，数据输出输入使能( d a t a o u t _ r e a d y ip ) ，穿孔( p u n c t u r e _ i ) 和信息 元数据传输完毕( d a t a