（微电子学与固体电子学专业论文）全数字延时锁定环的研究与实现.pdf

摘要 摘要 随着集成电路设计和工艺水平的不断提高，高性能系统芯片应运而生。时钟技术对高性能系统 芯片设计非常关键，目前高性能时钟技术的趋势是采用延时锁定环。传统的电荷泵延时锁定环作为 一个数模混合电路，在工艺上与系统芯片中的数字电路存在兼容问题。因此，在系统芯片中设计一 个高性能的、与数字电路兼容的全数字延时锁定环至关重要。 本文设计了一款面向d d r 控制器应用的全数字延时锁定环。首先，在分析d d r 控制器对全数 字延时锁定环要求的基础上，确定了全数字延时锁定环的总体结构和各项性能参数。之后，进行模 块划分和单元电路的设计。由于微调延时线对器件延时变化的精确性要求很高，在设计时采用手工 布局布线标准单元的定制设计方法，对其它数字模块的设计则采用v e r i i o g 硬件描述语言编写。本文 设计的粗调延时线采用了匹配延时的u 字形与非门链结构，微调延时线采用了数控负载电容的结构， 粗调控制器采用了基于二分步长逼近算法的v s a r 控制结构，微调控制器采用了基于连续步长逼近 算法的计数器控制结构，系统采用了复制数控延时线的方法用于实现移相功能。在后端设计中，采 用了d c + a s t r o + c a l i b r e 设计流程，在满足设计指标的基础上大大缩短了设计时间。最后，对全数字 延时锁定环进行了后仿真。由于借鉴了传统的a s i c 设计流程，并且整个电路全部由标准单元实现， 因此这种全数字延时锁定环与数字电路完全兼容，具有很强的移植性，在重设计或转工艺时非常方 便。 本文设计采用了s m i c 0 1 8 1 a m c m o s 工艺，工作电压为1 8 v ，全数字延时锁定环的版图面积为 2 2 4 i - t m 3 0 4 p m 。h s i m 仿真结果表明，全数字延时锁定环可以捕获的时钟频率从2 0 0 m h z 至4 0 0 m h z ； 当捕获频率分别为2 0 0 m h z 和4 0 0 m h z 时，功耗分别为2 3 8 m w 和3 1 5 m w ，输出抖动峰峰值分别 为2 4 3 p s 和1 1 5 p s 。本文的设计可以抑止谐波锁定，它的闭环特性可以适应工艺、电压、温度的变 化。 关键词：延时锁定环，全数字延时锁定环，数控延时线，谐波锁定 a b s t r a c t a b s t r a c t t h er a p i dd e v e l o p m e n to fd e s i g nt e c h n o l o g ya n dp r o c e s so ft h ei n t e g r a t e dc i r c u i t ( 1 c ) b r i n g st h e e m e r g e n c e 私t h et i m e sr e q u i r eo ft h es y s t e m o n - c h i p ( s o c ) w i t hh i g hp e r f o r m a n c e t h ec l o c kt e c h n o l o g y u s e df o rt h ed e s i g no fs o cc h i p sw i t hh i g hp e r f o r m a n c eb e c o m e sv e r yc r i t i c a l ，a n di ti sat r e n do fu s i n g d e l a y 1 0 c k e dl o o p s ( d l l s ) f o rc l o c kt e c h n o l o g yi nt h ep r e s e n t t r a d i t i o n a ld l l s ，s u c h 硒c h a r g e - p u m p d l l s ，a r em i x e d - s i g n a lc i r c u i t s ，a n dt h e r ea r ep r o b l e m sw h e nt h e ya r ei n t e g r a t e dw i t hd i g i t a lc i r c u i t s s oi t i sv e r yi m p o r t a n tt od e s i g na na l l - d i g i t a ld l l ( a d d l l ) w h i c hi sw i t hh i g hp e r f o r m a n c ea n dc o m p a t i b l e w i t hd i g i t a lc i r c u i t s a na d d l lw a sd e s i g n e df o rd d rc o n t r o l l e ri nt h i sp a p e rb a s e do nt h ea n a l y s i so fr e q u i r e m e n t so f a na d d l lf o rd d rc o n t r o l l e ra p p l i c a t i o n , t h es y s t e ms t r u c t u r ew a ss e tu pa n dt h ep e r f o r m a n c e s p e c i f i c a t i o n sw e r ed e f i n e d t h e ns u b m o d u l e sw e r ep a r t i t i o n e d a n ds u b c i r c u i t sw e r ed e s i g n e d t h e f i n e - t u n ed e l a yl i n ew a sf u l l - c u s t o md e s i g n e d ，a n do t h e rs u b m o d u l e sw e r ed e s c r i b e db yv e r i l o gh d l i n t h i sp a p e r ，t h ec o a r s e t u n ed e l a yl i n ew a sd e s i g n e dt om a t c ht h ed e l a ye f f e c tb yu s i n gal i n es t r u c t u r el i k ea l e t t e ruc o m p o s e do fn a n dg a t e s ，t h ef i n e - t u n ed e l a yl i n ew a sd e s i g n e db yu s i n gad i g i t a l - c o n t r o l l e d v a r a c t o rs t r u c t u r e ，t h ec o a r s e - t u n ed e l a yc o n t r o l l e rw a sd e s i g n e db yu s i n gav s a rs t r u c t u r eb a s e do n b i n a r ys e a r c ha l g o r i t h m ，t h ef i n e - t u n ed e l a yc o n t r o l l e rw a sd e s i g n e db yu s i n gac o u n t e r - c o n t r o l l e ds t r u c t u r e b a s e do n s e q u e n t i a l s e a r c ha l g o r i t h m ，a n dar e p l i c ad i g i t a l c o n t r o l l e dd e l a yl i n ew a su s e dt od o p h a s e - s h i f t i n g b yu s i n gt h eb a c k e n dp h y s i c a ld e s i g nf l o wo fd c + a s t r o + c a l i b r e ，t h ed e s i g nd e m a n dw a s m e ta n dt h ed e s i g nt i m ew a sd e c r e a s e d a tl a s t , t h es i m u l m i o no ft h ep o s t - l a y o u tw a sa c c o m p l i s h e d a l lo f t h ec i r c u i t sa r ei m p l e m e n t e db ys t a n d a r dc e l l sa c c o r d i n gt ot h et y p i c a ld e s i g nf l o wo fa s i cd e s i g n , s ot h e a d d l li sf u l l yc o m p a t i b l ew i t hd i g i t a lc i r c u i t s ，a n di t i se a s yt ob ei m p l e m e n t e dw i t ha n yc m o s t e c h n o l o g y i m p l e m e n t e di ns m i c0 18 l x mc m o sp r o c e s sw i t h1 8 vs u p p l yv o l t a g e t h ea r e ao fl a y o u ti s2 2 4 p m 3 0 4 l m a c c o r d i n gt oh s i ms i m u l a t i o nr e s u l t s ，t h ef r e q u e n c yo fc a p t u r e dc l o c kr a n g e sf r o m2 0 0 1 v l h zt o 4 0 0 m h z t h ep o w e rd i s s i p a t i o ni s2 3 8 r o wa t2 0 0 m h za n di s3 15 m wa t4 0 0 m h z , r e s p e c t i v e l y 1 1 1 e p e a k - t o p e a kj i t t e ri s2 4 3 p sa t2 0 0 m h za n di s11 5 p sa t4 0 0 m h z , r e s p e c t i v e l y a d d l lw o r k s w i t h o u tt h e h a r m o n i c l o c k i n gi s s u e ，a n di t sc l o s e l o o pc h a r a c t e r i s t i ct r a c k st h ep r o c e s s ，v o l t a g e ，t e m p e r a t u r e ( p v t ) v a r i a t i o n s k e yw o r d s ：d e l a y l o c k e dl o o p ，a l l d i g i t a ld e l a y l o c k e dl o o p ，d i g i t a l c o n t r o l l e dd e l a yl i n e ，h a r m o n i c - l o c k 东南大学学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所 知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果， 也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本 研究所做的任何贡献均己在论文中作了明确的说明并表示了谢意。 研究生签名： 妥幽致 日期： 趔2 叠盟星 东南大学学位论文使用授权声明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件和电 子文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸质论文的内容相 一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可以公布( 包括以电子信息形式刊登) 论文的全部内容或中、英文摘要等部分内容。论文的公布( 包括以电子信息形式刊登) 授权东南大 学研究生院办理。 研究生签名：二墓! 坠导师签名： 研究生签名： 盔竺坠导师签名： 第一章绪论 1 1本课题研究背景 第一章绪论 集成电路的集成密度和性能在过去几十年中经过了一场翻天覆地的革命。根据摩尔定律，集成 电路上可容纳的晶体管数目，约每隔1 8 个月会增加一倍，性能也将提升一倍。在过去几十年中，晶 体管特征尺寸不断缩小，进而推动着集成电路设计和工艺水平的不断提高，高性能系统芯片也应运 而生。由于深亚微米集成工艺下超大规模集成电路设计是基于时序驱动的设计方法i ij ，时钟技术对 高性能系统芯片设计变得越来越关键。 目前高性能时钟技术的趋势是采用延时锁定环( d e l a y 1 0 c k e dl o o p ，d l l ) 结构【2 1 。d l l 是锁相 环( p h a s e l o c k e dl o o p ，p l l ) 结构的另一种形态，两者结构上的不同是d l l 没有时钟产生器。d l l 的基本思想是在参考时钟和输出时钟之间插入“延时”直到两个时钟的上升沿对齐，之后d l l 进入 “锁定”状态，维持住这段延时，实现输出时钟和参考时钟之间的“零”偏差。相对于p l l 结构中 的环形振荡器引入的同有抖动和相位误差积累，无条件稳定的d l l 结构不会积累相位误差【3 1 。 延时锁定环的研究与设计一直是学术界的一个研究重点，目前美国、韩国和中国台湾地区研究 水平处于领先。d l l 技术从它被发明至今一直在不断发展着，从最初采用分离器件到采用集成电路， 从使用双极性工艺到使用c m o s 工艺，从片外集成到一块芯片上，随着可集成的通用和专用片内 d l l 的出现，使d l l 逐渐成为了一个低成本、使用简便的多功能器件，并可作为嵌入式i p 模块应 用在大规模的数字系统中。如今，d l l 已广泛应用于高速存储器接口的时钟同步 4 1 1 5 】【6 j 、时钟网络的 偏斜校准【7 】【引、串行通信的时钟恢复1 0 1 1 1 1 1 、倍频和多相时钟生成器【1 2 】【1 3 】【1 4 1 等电路中。 延时锁定环可以用模拟和数字两种方式实现。早期的模拟延时锁定环【l 5 】l l6 】【i7 j 对工艺非常敏感， 对于不同的工艺需要重新设计，同时模拟延时锁定环中含有无源器件如电容、电阻等，会占用较大 的面积，并且不能与数字工艺同等地按比例缩小。而全数字延时锁定环【3 】【1 8 1 【旧】【2 0 】( a 1 1 d i g i t a ld l l ， a d d l l ) 的电路全部由数字电路实现，内部信号全是数字信号，对数字电路的噪声容忍能力强，不 含无源器件，不会占用很大的面积，由于其具有的数字特性，锁定时间也很快。a d d l l 的设计可以 采用流行的数字集成电路设计流程，即编写硬件描述语言、逻辑综合和自动布局布线生成芯片版图， 具有很强的可移植性。 全数字延时锁定环类型丰富。首先a d d l l 可以分为开环系统类型1 2 l 】和闭环系统类型。其次近 些年文献中出现的a d d l l 可以分为三大类：一是基于连续步长逼近算法的计数器控制的a d d l l 3 | ， 二是基于时间数字转换( t i m e t o d i g i t a lc o n v e r t e r ，t d c ) 原理的快速锁定的a d d l l 1 4 儿h 1 ，三是基于 二分步长逼近算法的连续逐次逼近寄存器控制( s u c c e s s i v ea p p r o x i m a t i o nr e g i s t e r - c o n t r o l l e d ，s a r ) 的a d d l l 2 j 1 2 引。其中s a r 类型的a d d l l 由于其结构新颖且实用性更强，已成为目前较为出色的 一种全数字延时锁定环技术。 作为发展趋势，如果选择把d l l 做成嵌入式i p 模块，且应用于数字电路系统中，那么a d d l l 将会具有极大的吸引力。因此，a d d l l 将会逐渐成为研究与设计的热点。 1 2论文的主要工作和意义 本论文工作的重点是研究近些年文献中出现的全数字延时锁定环技术，目的是设计和实现一款 面向d d r 控制器应用的全数字延时锁定环。 d d r 是双倍数据速率( d o u b l ed a t ar m e ) 技术的缩写。延时锁定环是d d r 控制器的一个重要辅 助校准设计。图卜1 给出了d d r 控制器的结构框图。本论文的主要工作就是围绕着适合向d d r 控 l 东南大学硕士学位论文 制器集成的全数字延时锁定环的设计而具体展开的。论文涉及的设计工作很全面，包含了系统分析、 总体结构设计、单元电路设计、前端r t l 代码设计、后端设计以及相关仿真工作。 片p 目d d r 控制器 片外d d r 存储器 输入时钟 p i 上 差分时钟 时钟产生 一) 电路 l 系统i 写时钟 一j f j 二信号 肋l 堂创器i 一数据番号 d d r 核心 一d q s 鸽 s d r a m 一r 千。q s 延迟信号 i c 蕊；rf 一信号 l 雠r 一j 图1 1d d r 控制器的结构框图 在电路设计方法上，论文采用了自顶向下( t o p d o w n ) 的设计方法。首先是系统设计，根据 d d r 控制器对延时锁定环的要求来确定全数字延时锁定环的设计目标和总体结构，并进行模块划 分；然后是单元电路设计，在系统总体结构的框架下进行各个模块的设计和仿真；最后是总体电路 的联调和仿真。 做系统设计时，论文首先分析了延时锁定环在d d r 控制器中的应用。功能上，延时锁定环是 d d r 控制器的一个重要辅助校准设计，用以有效延迟数据选择脉冲( d a t as t r o b e ，d q s ) 信号以确 保d d r 控制器的输入寄存器正确采样数据【2 4 1 。d d r 控制器的延时锁定环不改变时钟频率，只是产 生延时插入到d q s 信号接收路径上，该延时与d d r 控制器的系统时钟频率有关。性能上，本文的 设计面向于能够访问d d r 2 存储器的d d r 控制器，以此制定了设计目标和性能参数。接着设计了 全数字延时锁定环的总体结构，并进行了模块的划分。 单元电路的设计和仿真是本文的一个工作重点。一方面把系统设计制定的性能参数分到各个单 元电路上，另一方面还要选择合适的电路结构以满足设计要求。数控延时线( d i g i t a l c o n t r o l l e dd e l a y l i n e ，d c d l ) 是全数字延时锁定环的一个重要部件，在电路设计时必须选择合适的电路结构，本文 的d c d l 采用粗调和微调延时线级联的策略，两者分别提供不同的延时步长。微调延时线对器件延 时变化的精确性要求很高，在设计时采用手工布局布线标准单元的定制设计方法。对其它模块的设 计则采用v e r i l o g 硬件描述语言编写。在总体电路的联调和仿真时，使用v c s 工具对设计的r t l 代 码和综合后的门级网表进行前仿真，验证设计的功能是否正确。 在后端设计上，本文采用了d c + a s t r o + c a l i b r e 设计流程，用d e s i g nc o m p i l e r 工具对本文设计的 r t l 代码进行逻辑综合，映射到门级网表；用a s t r o 工具对综合后的门级网表进行布局布线工作； 用c a l i b r e 工具对生成的版图进行物理验证以及网表和互连寄生参数的提取；用h s i m 工具对整个设 计进行快速全s p i c e 后仿真，分析仿真结果并给出结论。 通过本论文，综述了延时锁定环的原理、类型和应用，详细介绍了近些年的全数字延时锁定环 技术，综述了不少全数字延时锁定环的设计方案，方便了读者对这部分设计信息的获取。 论文设计了一款面向d d r 控制器应用的全数字延时锁定环，并给出了完整的系统分析、电路设 计、仿真、后端设计方法以及各个设计过程的注意点，摸索了一套全数字延时锁定环的设计方法和 流程。 论文设计的全数字延时锁定环是全部基于标准单元实现，与数字电路完全兼容，因此这种全数 字延时锁定环可以采用v e r i i o g 硬件描述语言编写、逻辑综合和自动布局布线生成芯片版图，在满足 设计指标的基础上大大缩短设计时间，具有很强的移植性，在重设计或转工艺时非常方便。本文设 计的全数字延时锁定环仿真结果性能良好，适合向d d r 控制器集成，具有一定的工程价值。 2 第一章绪论 1 3论文结构 整篇论文分为六个部分： 第一章是绪论，主要介绍本课题的研究背景，论文的主要工作和意义以及论文的结构。 第二章是延时锁定环的概述，首先介绍了延时锁定环的基本原理，对模拟延时锁定环和全数字 延时锁定环进行了介绍和比较，接着介绍了全数字延时锁定环的主要性能参数和类型，最后介绍了 延时锁定环的应用。 第三章是基于d d r 控制器应用全数字延时锁定环的设计，首先根据d d r 控制器对延时锁定环 的要求来进行全数字延时锁定环的系统设计，接着设计单元电路，最后对整个电路进行联调和前仿 真。 第四章是全数字延时锁定环的版图设计，完成了本文设计的r t l 代码的逻辑综合、门级网表的 自动布局布线以及版图的物理验证，最终得到可供流片的版图。 第五章是全数字延时锁定环的后仿真，给出了后仿真结果，并做了分析。 第六章是对整个论文工作的总结以及对未来工作的展望。 论文最后列出了在完成本论文过程中所参考的文献和资料。 3 东南大学硕士学位论文 第二章延时锁定环的概述 延时锁定环从它被发明至今，己在电子、通讯等领域得n - ；广泛的应用。要研究全数字延时锁 定环技术，首先就要对延时锁定环有深入的了解。本章概述了延时锁定环的原理、类型，详细介绍 了全数字延时锁定环的主要性能参数和类型，并综述了延时锁定环的应用。 2 1延时锁定环 2 1 1 延时锁定环的原理 延时锁定环的原理是在参考时钟和输出时钟之间插入“延时”直到两个时钟的上升沿对齐，之 后延时锁定环进入“锁定”状态，维持住这段延时，实现输出时钟和参考时钟同步。延时锁定环的 可调延时线部件负责产生延时，见图2 1 。 参考时钟- 一吐二三至匡星至 卜输出时钟 图2 1可调延时线产生延时 我们也可以用理论推导进一步解释。由于可调延时线不可能创造负延时，这里的输出时钟与参 考时钟的同步不可能是在时间上同一，而时钟是周期信号，设参考时钟周期为p ，时间从原点开始， 其表达式为： 厂o ) = 厂( ，一舻) 刀n ( 为正整数) ( 2 1 ) 由傅立叶变换的时移特性有： f l r ( f t 。) 】= f 0 - 一7 、 ( 2 2 ) 从式2 2 可以看出，信号厂( f ) 在时域中沿时间轴右移( 即延时) t o 等效于在频域中频谱乘以因 子p 删，也就是其幅度谱不变，而相位谱产生附加变化( - w t o ) ，这一附加变化是我们所不期望的。 根据式2 1 ，可以调整t o 等于i l p ，从而消除因子p 州“，使相位谱一致。因此，可以在参考时钟和输 出时钟之间插入合适的延时，从而使输出时钟和参考时钟在频域上相位特性一致。 延时锁定环只是推迟输山参考时钟，因此它是无条件稳定的，并且输出时钟真实。延时锁定环 没有时钟产生器。如果输入的参考时钟在某个周期内加载了输入噪声或者由于内部m o s 器件工作电 压或衬底电位引入的噪声，则这些噪声只是伴随该时钟周期在可调延时线上传播，噪声的影响在可 调延时线的终点处消失，因此延时锁定环不会积累噪声引起的时钟相位误差。 2 1 2 延时锁定环的类型 1 电荷泵延时锁定环 图2 2 ( a ) 是一个传统的电荷泵延时锁定环的电路结构图，主要由相位检测器、控制器、电压控 制延时线和环路滤波器组成。它的关键部件是电压控制延时线( v o l t a g e c o n t r o l l e dd e l a yl i n e ，v c d l ) 。 v c d l 可用一些可调延时单元的级联实现，例如一个电流可控反相器的串联链。参考频率f r e f 信号 被送入到v c d l 的输入。相位检测器( p h a s ed e t e c t o r ，p d ) 简称鉴相器，把v c d l 的输出f o u r 信 号与f r e f 信号做比较，并输出表征相位差的u p 、d o w n 信号。当“锁定”时，两个时钟信号之间 4 第二章延时锁定环的概述 没有相位差。反馈的功能是调节v c d l 的延迟量。环路滤波器起滤除高频噪声的作用。 图2 - 2 ( 0 ) 是电荷泵延时锁定环的工作波形。由于输出f o u r 信号的第一个边沿在f l 咂f 信号的参 考边沿之前到达，所以鉴相器产生了宽度等于两个信号间相位差的u p 脉冲。电荷泵的作用是产生 一个与该相位差成正比的一定数量的电荷，以增加v c d l 的控制电压( 我们假设较大的电压将控制 v c d l 产生较大的延迟量) ，这就使f o l r r 信号的边沿在下一个参考时钟周期内被推迟更多后输出。 在若干个参考时钟周期之后，相位差被纠正，于是发生锁定，电荷泵的输出电压保持不变，因此， v c d l 产生的延迟量也不再变化。反馈的功能是调节v c d l 的延时量，以使输出时钟上升沿与参考 时钟上升沿对准。 f 咿 ( a ) 电路结构图 ：当m 把跚 卯厂 几几几0 甩：工：= ：置：= 至：翟：= ：= ：。 b 甩三三三三三三 延时= = = ：= = ：= = ( b ) 信号波形图 图2 - 2电荷泵延时锁定环 电荷泵延时锁定环不改变f r e f 信号的频率，只是调节f o l r r 信号与f r e f 信号的相位关系。由于 电荷泵延时锁定环不是本文的重点，因此，有关电荷泵、电压控制延时线和环路滤波器的设计可以 参见文献【2 】 1 7 】。 2 全数字延时锁定环 图2 - 3 ( a ) 是一个传统的全数字延时锁定环的电路结构图。图2 - 3 ( b ) 是它的工作波形。 ( a ) 电路结构图 蕃拥疆一d m l 虻殂i 压i 殁卫匹 锁定j 延时= = = = ：= ：一 i ，一 ( b ) 信号波形图 图2 3全数字延时锁定环 5 东南人学硕士学位论文 传统的a d d l l 主要由相位检测器、控制器和数控延时线( d i g i t a l c o n t r o l l e dd e l a yl i n e ，d c d l ) 组成，它们都是由数字电路实现。图2 3 所示的a d d l l 与图2 2 所示的电荷泵延时锁定环的结构不 同在于用数控延时线替代了电压控制延时线，用控制器替代了电荷泵，控制器产生控制字d c r r l 去 管理d c d l 产生不同的延迟量，整个电路没有了环路滤波器。d c d l 由一系列延时单元的级联组成， 每个延时单元提供一个传播延时，利用传播路径上级联的延时单元的多少来变化d c d l 的延迟量。 图2 - 3 ( b ) 所示由于输出f o u r 信号的第一个边沿在f r e f 信号的参考边沿之前到达，所以相位检 测器输出代表相位超前的u p 脉冲，控制器更改控制字d c r r i 以增加d c d l 的延迟量( 我们假设较 大值的控制字控制d c d l 产生较大的延迟量) 。在若干个参考时钟周期之后，相位差被纠正，于是 d c t r i ，被锁定，保持d c d l 产生的延迟量不再发生变化。反馈的功能是调节d c d l 的延时量，以使 输出时钟上升沿与参考时钟上升沿对准。 同样的，a d d l l 不改变f f u e f 信号的频率，只是调节f o u r 信号与f r e f 信号的相位关系。a d d l l 所涉及的数控延时线、控制器和相位检测器的设计将在后面的章节中做详细介绍。 2 1 3 全数字延时锁定环与电荷泵延时锁定环比较 电荷泵延时锁定环曾经被普遍使用，但随着超大规模集成电路技术的发展， 逐渐显示出它的优势。目前许多专家已将目光转移到a d d l l 的研究与设计上。 较一下电荷泵延时锁定环与a d d l l 的优缺点。 在结构上，电荷泵延时锁定环的关键部件是压控延时线、电荷泵和鉴相器； 部件是数控延时线、控制器和鉴相器，并且没有了环路滤波器。 全数字延时锁定环 因此我们有必要比 而a d d l l 的关键 在实现方式上，电荷泵延时锁定环是一种数模混合电路；a d d l l 可以用全数字电路实现。 在可移植性上，由于电荷泵延时锁定环中含有模拟电路，因此对于不同的工艺，必须重新设计， 不可移植；由于a d d l l 是数字电路，可以借鉴流行的数字集成电路设计流程，即编写硬件描述语 言、逻辑综合和自动布局布线生成芯片版图，对于不同的工艺，只需换一套标准单元库，无需重新 设计r t l 代码，具有很强的可移植性。 在性能上，由于电荷泵延时锁定环使用了无源器件如电容、电阻，占用了较大的面积；a d d l l 不含无源器件，因此通常节省面积。由于超大规模集成电路的高集成度，延时锁定环经常工作在非 常嘈杂的环境。电荷泵延时锁定环的模拟电路部分容易受电源和衬底耦合的数字信号的转换噪声的 干扰；而a d d l l 是全数字电路，对数字电路的噪声容忍能力较强；在锁定时间上，电荷泵延时锁 定环的锁定时间与电荷泵的充放电电流大小、环路滤波器的电容和电阻有关；而a d d l l 具有数字 电路特性，它的锁定更加快速；在延时变化特性上，电荷泵延时锁定环的延时调节能力更强，它的 偏差和抖动特性均较小；而a d d l l 的延时变化是离散变化的，因此，它的延时锁定的精确性与鉴 相器的鉴相能力和数控延时线的最小分辨率直接相关，偏差和抖动特性不如电荷泵延时锁定环。 表2 1 对上述比较进行了总结。 表2 1电荷泵延时锁定环与a d d l l 比较 性能电荷泵延时锁定环 “ a d d l l! 结构鉴相器、电荷泵、压控延时线、环路滤鉴相器、控制器、数控延时线 波器 实现方式数模混合电路全数字电路 可移植性不可移植可移植性强 面积因含无源器件面积较大不含无源器件节省面积 抗数字噪声能力易受数字电路信号转换的干扰 抗数字噪声能力较强 锁定时间 不如a d d l l 快速锁定 偏差和抖动特性 偏差和抖动均较小不如电荷泵延时锁定环 6 第二章延时锁定环的概述 2 2全数字延时锁定环 2 2 1 全数字延时锁定环的性能参数 1 捕获频率范围 捕获频率是指对于某个频率的参考时钟，a d d l l 有能力产生正确的延时使输出时钟与参考时钟 完全对齐。捕获频率范围是指该参考时钟的最高频率( f r e f ) 一和最低频率( f r e e ) r a i n 之差。如果 我们定义t d c d l 是a d d l l 的数控延时线能产生的延迟量，那么( t d c d l ) m 。和( t d c d l ) r a i n 分别决 定了( f i e f ) r a i n 和( f r e v ) 础。 2 锁定时间( 1 0 c kt i m e ) 锁定时间是指a d d l l 使输出时钟与参考时钟完全对齐所消耗的最少时间，一般以参考时钟的 周期数来衡量。通常为了加速锁定，将d c d l 设计成由一系列延时能力不同的器件级联构成，比如 粗调延时线( c o a r s e q u n ed e l a yl i n e ，c d l ) 与微调延时线( f i n e - t u n ed e l a yl i n e ，f d l ) 的级联结构， 这样总的锁定时间需要包括粗调锁定时间和微调锁定时间。 3 偏差( s k e w ) 和抖动( j i t t e r ) 偏差是指一个时钟翻转的到达时间在空间上的差别。偏差受延时线的最小分辨率影响，a d d l l 的延时变化由于是离散的，所以该特性不如模拟延时锁定环。 抖动是指在某一个给定点上时钟周期发生暂时的变化。抖动受噪声影响，噪声的来源主要有三 个：输入噪声、器件噪声和电源地噪纠2 5 1 。衡量抖动一般用两种描述方式：一是均方根抖动 ( r o o t m e a n s q u a r ei i t t e r ) ，指每个周期抖动的均方根，周期抖动可以用来描述时钟抖动的动态特性； 二是峰峰值抖动( p e a k - t o p e a kj i t t e r ) ，指最大周期和最小周期间的差值，因其无法精确确定，工程 上一般表述为小于某个值。 对于偏差和抖动的评估比较复杂，一般而言，在仿真阶段主要是对仿真得到的波形文件做初步 的数据分析，而在流片后芯片测试阶段通过专用示波器来直接观测。 4 面积 从降低成本和易于可集成的角度出发，我们希望a d d l l 的面积能够尽可能小。 5 功耗 对于不同的应用场合，对功耗的要求不同。我们希望a d d l l 的功耗能够降低到最低。通常衡 量a d d l l 的功耗要在某个捕获时钟频率下。 6 谐波锁定免疫( h a r m o n i c 1 0 c ki m m u n i t y ) 谐波锁定是指由于数控延时线产生的延迟量过大造成输出时钟的上升沿被推迟了n ( n 2 ) 个 整数倍周期后才与参考时钟的上升沿对齐。a d d l l 在移相电路应用中必须抑止谐波锁剧1 7j 。 2 2 2 全数字延时锁定环的类型 根据查找相关的发表论文和文献资料，全数字延时锁定环通常是闭环系统类型，但是也存在开 环系统类型。如果按延时控制机制分类，近些年文献中出现的a d d l l 大致可以分成三类： 基于连续步长逼近算法( s e q u e n t i a ls e a r c ha l g o r i t h m ) 的计数器控制的a d d l l 基于时数转换原理( t i m e t o d i g i t a la l g o r i t h m ) 的快速锁定的a d d l l 基于二分步长逼近算法( b i n a r ys e a r c ha l g o r i t h m ) 的s a r 控制的a d d l l 1 基于连续步长逼近算法的计数器控制的a d d l l 图2 - 4 是基于连续步长逼近算法的计数器控制( c o u n t e r - c o n t r o l l e d ) 结构的a d d l l 。数控延时 线( d c d l ) 是由n 个具有相等延迟量的延时单元级联构成，n 通常是2 的整数幂。在每个延时单 元的输出端都可以抽头一个输出时钟形成反馈时钟f f b ，依次进入鉴相器参加相位比较，最终选择一 7 东南大学硕士学位论文 路与参考时钟f r e f 同相位的f f b 输出给数字电路的时钟端1 ：3 。 ( a ) 电路结构图 超前 ( b ) 连续步长逼近算法图 图2 - 4计数器控制结构a d d l l 当捕获频率比较高时，控制器的时序比较紧张，需要用分频时钟f d 作为控制器的同步时钟。 则分频比( d i v i d e d r a t i o ，d r ) 要满足式2 3 i 2 3 1 ，其中 】是高斯( g a u s s i a n ) 运算符，b 是环路延 时，即包括t d c d l 以及p d 、控制器等数字逻辑引起的延时。 d r 阢d 0 p kj + 1 ( 2 3 ) 对于捕获频率范围大的a d d l l ，式2 3 可以修正为式2 4 【2 们，其中t d c d l 。耐d 5x ( t d c d t ) 。， 腰脚。是输入的最小参考时钟的周期。 d r ，庙 似，日k 劬】+ l ( 2 4 ) 该结构工作原理是：假设计数器连续递增计数控制f e z f 经过更多的延时单元后抽头产生f r a 。 延时步长等于一个延时单元的延迟量，连续步长逼近意味着每次只增加或减少一个延时单元。鉴相 器将反馈时钟f f b 与参考时钟f r e f 进行相位比较，若f e b 上升沿比f r e f 上升沿早出现则为相位超前， 反之则为相位滞后。刚开始由于延迟量较小，相位比较一直处于相位超前状态，直到相位滞后状态 出现，此时i = m ，系统延时调节结束，进入锁定状态。 锁定时间计算： 瓦姗= d r m n = 2 ” ( 2 5 ) m n 该结构的优点：1 ) 硬件设计简单：2 ) 抑止谐波锁定。其缺点：锁定时间与捕获频率范围的互 相制约。捕获频率范围随n 的增大而变大，但锁定时间随n 的增大呈指数幂增长l 2 基于时数转换原理的快速锁定的a d d l l 图2 5 是基于时数转换( t d c ) 控制器结构的a d d l l 。该结构需要两条完全一致( 延时单元数 量、器件结构、负载均相同) 的数控延时线( d c d l ) ，其中d c d l 2 用在t d c 模块中，这样会增加 许多额外的面积和功耗。图中的d c d l l 和d c d l 2 都是由n 个具有相等延迟量的延时单元级联构成， n 通常是2 的整数幂。在每个延时单元的输出端都可以抽头一个输出时钟形成反馈时钟f n 3 ，进入鉴 8 第二章延时锁定环的概述 相器参加相位比较，最终选择一路与参考时钟f r e f 周相位的f f b 输出给数字电路的时钟端口。 参考时钟 兀儿s ei n f r 盯 参考时钟 脉冲产生 电路 d c t r l 上 延时修正控制字 _ 广 广一 数控d c 延d l 时1 线卜墨笔翌刽鉴相器p 刿控制器 广 l 数字电路l l 时钟端口i i 一 p u l s e _ i ni d c t r l ! 控制字 瞅块 ( 包含一条1 如l 2 ) ( a ) 电路结构图 ( b ) t d c 模块电路结构图 图2 5t d c 结构a d d l l 该结构工作原理是：t d c 模块测量参考时钟周期的大小，将周期t r e f 转化为多个延时单元的延 迟量之和，t d c 模块电路结构1 1 4 】见图2 5 ( b ) 。系统复位后，所有延时单元清零，在第一个t r e t 内， t d c 模块的输入p u l s e1 n 信号保持高电平，当p u l s e 烈信号的下降沿到达时，意味着一个参考 时钟结束，d 触发器链采样延时单元组成的链输出的当前状态，即二进制的“1 1 1 l o 0 0 0 ”， 经t d c 译码后产生初始化延时控制字d c m l l 去控制d c d l i 的工作。d c r r l l 译码前有多少个“1 ” 就代表d c d l i 也将使用这么多个延时单元。另外，t d c 模块只是用于快速锁定，图2 5 ( a ) 中使用 了一个独立的控制器去修止延时控制字，提高a d d l l 延时锁定的准确度。 t d c 结构的a d d l l 仅仅消耗一个t r e f 的时间就可以估计出d c d l l 需要的延迟量。 该结构的优点：1 ) 锁定最快：2 ) 抑止谐波锁定。其缺点：1 ) 硬件设计复杂；2 ) t d c 结构增 加了一条d c d l ，牺牲了面积和功耗。 3 基于二分步长逼近算法的s a r 控制的a d d l l 图2 - 6 是连续逐次逼近寄存器控制( s u c c e s s i v ea p p r o x i m a t i o nr e g i s t e r - c o n t r o l l e d ，s a r ) 结构的 a d d l l 。数控延时线( d c d l ) 是由n 个具有相等延迟量的延时单元级联构成，n 通常是2 的整数 幂。在每个延时单元的输出端都可以抽头一个输出时钟形成反馈时钟f r a ，利用二分法的原理逐次选 择f f b 进入鉴相器去参与相位比较，最终选择路与参考时钟f r e f 同相位的f f a 输出给数字电路的 时钟端口，锁定速度明显快于第一种基于连续步长逼近算法的a d d l l 。由于s a r 控制电路的时序 比较紧张，所以必须引入分频器将f r e f 分频产生f s a r ，并且d r 也要满足式2 3 或者修正后的式2 4 。 9 东南大学硕七学位论文 图2 - 6 ( b ) 给出了n = 8 时的二分步长逼近算法图。假设s a r 控制单元输出二进制的控制字越大 则f f b 经过更多个延时单元后抽头。相位超前或滞后决定s a r 控制单元的下一步输出。 贞 锁定时间计算： e ( a ) 电路结构图 厂弄n ( b ) 二分步长逼近算法图 图2 - 6s a r 结构a d d l l k k = d rx ( n + 1 ) n = 2 ” 滞后 竺球0 0 1 宇l 0 0 l ( 2 6 ) 该结构通常作为硬件复杂度和锁定时间的折中选择。该结构的优点：1 ) 锁定快速；2 ) 节省面 积和功耗。其缺点：谐波锁定可能发生，因为s a r 结构下的初始化延迟量与d c d l 规模有关，初始 化延迟量只有满足 d 5 ( t d c d l ) m 。】 j 5 碌肼时才能抑止谐波锁定，这就限制了d c d l 规模，同 时也损失了捕获频率范围。因此，谐波锁定和捕获频率范围互相制约。针对该缺陷，已经有改进的 v s a r 算法1 2 0 】来重新设计