（微电子学与固体电子学专业论文）基于march+c算法的mbist设计.pdf

摘要 随着现代v l s i 设计技术和制造工艺的飞速发展，片上存储器容量日渐增大， 特别是在系统芯片s o c 设计中，将大量存储器嵌入到片内的设计方法已经非常 普遍。存储器密度不断增加，存储单元面积越来越小，彼此之间越来越接近，存 在故障的霹畿性越来越大。同时，嵌入式存储器可毖存在的故障类型越来越多， 使得测试时闯和测试成本都急剧增长，s o c 设计的兴起和发展给存储器的可测 性设计带来巨大的挑战。 存储器内建自测试( m b i s t ) 降低了对测试设备( a t e ) 的要求，而且它所要求 的芯片封装引脚的数目少，并允许对嵌入式存储器进行高速测试等优点，所以它 是目前应用最广的存储器测试方法。 本文分析了存储器的故障机理和故障模型，提出实现r a m 可测性设计技术 路线，分析各种可测性设计方法的优缺点。通过对存储器算法的研究和优化，找 出合适的存储器测试算法，即m a r c hc + 算法。在此基础上，设计了基于m a r c hc + 算法的内建自测电路，给出了相应b i s t 电路硬件实现及其故障仿真结果。基于 m a r c hc + 算法的b i s t 结构具有可复用性、面积较小、速度较快、故障覆盖率高 等特点，是未来存储器测试的主要发展方向。 论文最后总结了研究成采，指出了尚需解决的几个问题以及今后的研究方 彝。 关键词：嵌入式存储器，志建惫测试( b i s t ) ，可测试性设计d f t ) ，m a r c hc + 算 法 a b s t r a c t w i t ht h er a p i dd e v e l o p m e n to fv l s it e c h n o l o g y , t h ec a p a c i t yo fe m b e d d e d m e m o r yi nc h i pi sg e t t i n gl a r g e ra n dl a r g e r , e s p e c i a l l yi na l ls o c ( s y s t e mo nc h i p ) o nt h eo t h e rh a n d ，a st h ef e a t u r es i z eo fd e v i c e ss h r i n k i n gd o w nf u r t h e r , t h ep o s s i b l e f a u l tm o d e l sb e c o m ec o m p l e x 。a i lo ft h e s ef a c t o r sr e s u l ti nt h ei n e r e a s eo ft e s tt i m e a n dt e s tc o s t s oh o wt os c r e e n i n go u tl o g i c a lf a i l u r eo ft h ep r o d u c ti sa ni m p o r t a n t a s p e c to f t h ev l s i t e s t c o n s t d e n n lgt h ef a u l tt y p e s ，t e s te q u i p m e n t s ，t e s tt h r o u g h p u t ，h i g h - s p e e da n dt e s t c o s t ，b u i l ti ns e l ft e s t ( b i s t ) t e c h n o l o g yi sk n o w na st h em o s te f f i c i e n ts t r a t e g yf o r t h ee m b e d d e dm e m o r y f i r s to fa l l ，t h ef a u l tm e c h a n i s m sa n df a u l tm o d e l so fe m b e d d e dm e m o r i e sa g e i n v e s t i g a t e d t h ei m p o r t a n c eo ft h ed f tt e c h n i q u ef o rt h em e m o r i e si sd i s c u s s e da n d s e v e r a li m p l e m e n t a t i o nm e t h o d sa l ei n t r o d u c e d t h e n , d e e p e rd i s c u s s i o n sa b o u t s e v e r a lt e s ta l g o r i t h m sa r e 西v = 1 1 b yc o m p a r i n gt h e mw i t he a c ho t h e r , t h ec o n c l u s i o n t h a tm a r c hc + m a yb et h em o s te f f i c i e n ta l g o r i t h m sf o rm e m o r yt e s ti so b t a i n e d f i n a l l y , ar a m b i s t c i r c u i tw h i c hb a s e do nm a r c hc + a l g o r i t h mi sd e s i g n e da n dt h e a l g o r i t h mi ss i m u l a t e d t h ec o m p a r i s o na n da n a l y s i sa r ec a r r i e do u tb e t w e e nt h e e x p e r i m e n t a ld a t aa n dt h ee x i s t e n c ed a t a c o m p a r i n g 诫如t h et r a d i t i o n a lb i s t s t r u c t u r ef o rr a m ，t h en e wo n ei sr e u s a b l e , c o m p a c t , r a p i da n do fh i g hf a u l tc o v e r a g e t h e r e f o r ei tc a nb ec o n s i d e r e da sap r a c t i c a la n dp r o s p e c t i v es c h e m e k e yw o r d s ：e m b e d d e dm e m o r y , b u i l ti ns e l ft e s t ( b i s t ) ；d e s i g nf o rt e s t ( d f t ) ； m a r c hc + a l g o r i t h m ； 基于m a r c hc + 算法的m b i s t 设计 原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下， 独立进行研究所取得的成果。除文中已经注明引用的内容外，本 论文不包含任何其他个人或集体己经发表或撰写过的科研成果。 对本文的研究在做出重要贡献的个人和集体，均已在文中以明确 方式标明。本人完全意识到本声明的法律责任由本人承担。 论文作者签名： 关于学位论文使用授权的声明 本人完全了解贵州大学有关保留、使用学位论文的规定，同意 学校保留或向国家有关部门或机构送交论文的复印件和电子版，允许 论文被查阅和借阅；本人授权贵州大学可以将本学位论文的全部或部 分内容编入有关数据库进行检索，可以采用影印、缩印或其他复制手 段保存论文和汇编本学位论文。 ( 保密论文在解密后应遵守此规定) 论文储弛：产别俗经 基于m a r c hc + 算法的m b i s t 设谴 第一章前言 i i 集成电路可测性设计的重要性 随着大规模集成电路设计方法与工艺技术的不断进步，集成电路的规模变得 越来越大，集成电路的可测性闷题已经成为提高产品可靠性和成品率的关键问题 之一【i l 。尤其是当系统芯片( s y s t e mo nac h i p ，简称s o c ) 成为集成电路技术发展 的大趋势时，由于系统复杂度和规模的提高，可测性设计在产品的整体开发中也 虢占据了越来越重要的地位。在进行电路设计的早期弓i 入可测性设计，可以提高 测试的故障覆盖率，大幅缩短测试时闻，降低测试难度和测试成本，加快设计周 期。缩短产品的上市速度。 m c k i n l e 的研究结果表明产品上市晚三个月，剩润减少i o ，上市晚六个月， 嘲润将减少3 3 。由此可见有效的测试能显著降低芯片的成本。随着集成电路设 诗复杂度和工艺复杂度的提高，使得自动测试设备( a t e ) 越来越不熊满足集成电 鼹测试的需求。据1 9 9 9 年n t r s ( n a t i o n a lt e c h n o l o g yr o a d m a pf o rs e m i c o n d u c t 0 0 藤测，如果不借助于可测性设计，到2 0 1 4 年a t e 设备的成本将会超过2 0 m $ ， 测试个晶体管的成本将超过制造一个晶体管的成本幽i 。此外，a t e 设备性能 提高的速度也远低于高端芯片性能提高的速度，a t e 设备的时序精度问题将导致 额外的成本提高。在设计过程中增加一些测试电路来降低芯片测试难度的可测性 漫诗技术，熊显著提高测试盼故障覆盖率，缩短芯片的测试时闻j 降低测试对 a t e 设备的依赖，成为解决集成电路测试难题的主要方法。 可测性设计中的内建自测试方法( b u i l ti ns e l f t e s t ，简称b i s t ) ，通过在芯片 内部集成少量的逻辑电路实现对整个电路的测试，被认为是解决电路测试问题的 有效方法之一。随着芯片集成度的提高，集成电路工程师己不太在乎b i s t 逻辑 所占用的少量的芯片面积，因此b i s t 己被广泛应用于现代的集成电路中1 2 4 。 基于m a r c hc + 算法的m b i s t 设计 1 2s o c 芯片对存储器设计带来的挑战 随着集成电路设计和工艺技术的发展，集成电路的规模变得越来越大。在今 天的超大规模集成电路设计中，特别是在系统芯片s o c 设计中，将大量存储器 嵌入到片内的设计方法已经非常普遍，随之嵌入式存储器在芯片中所占的比重也 越来越大。n t r s 预测，在信号和信息处理的芯片中，存储器的面积在2 0 0 8 年 将达到8 3 ，2 0 1 4 年达到9 4 ，这个统计和趋势如图【2 5 1 1 1 。同时，随着半导 体工艺尺寸不断缩小，嵌入式存储器可能存在的故障类型越来越多，使得测试时 翔和测试成本都急剧增长，s o c 设计的兴起和发展也将给存储器的可测性设计 姑来巨大的挑战：大型、复杂电路通常包含多处难以测试的逻辑部分，即使可 测试性最好的大型设计，也同样需要耗费大量测试生成时间，占用大量的a t e 存储器和a t e 测试时间，所有这些都是非常昂贵，但对于采用a t p g ( a u t om a t i e t e s tp a t t e r ng e n e r a t i o n ) 方法进行测试而言又是必需的。另外，由于存储器缺陷类 型不同于一般逻辑的缺陷类型，存储器在较大规模设计之中层次较深，a t p g 通常不能提供完备的存储器测试解决方案。 1 9 9 92 0 0 22 0 0 52 0 0 82 0 1l2 0 1 4 图1 1 存储单元在芯片面积中所占的比例 f 年 为确保存储数据的可靠性，针对存储器作快速而高效的测试是必不可或缺 的。全芯片a t p g 技术已无法适应s o c 设计。对s o c 作a t p g 模式扫描也超 出了目前自动测试设备( a t e ) 的速度和存储能力。深亚微米i c 中存在的动态失 效结构只能用非常快的测试方法才能检测到；另外，对于庞大的s o c 系统而言， i ，o 口是非常紧缺的，不可能有足够多的空余管脚用于系统测试。因此外部测试 2 基于m a r c hc + 算法的m b i s t 设计 方法难以有效，嵌入式存储器的测试难度相当大，主要问题是： ( 1 ) 不同与独立的存储器芯片，嵌入式存储器直接相接的i o 管脚很少或者没 有，导致直接可控性和可测试性低。 ( 2 ) 过长的测试长度加剧了测试难度。例如，对于1 m 的存储器，简单的漫游 算法需要几个小时的测试，用g a l p a t 算法需要几天的测试，因此外部测试难 以实现存储器的高速测试。 ( 3 ) 多种故障类型也加剧了测试难度。不同的测试算法所能测试的故障类型 有限。 ( 4 ) 随着存储器容量的增加，测试数据越来越庞大，远远超过了a t e 的处理 能力。解决这些问题比较有效的方法就是内建自测试( b i s t ) 。 1 3 本论文研究主要内容与组织结构 本文主要研究基于m a r c hc + 算法的内建自测试技术和测试算法，相关章节 安排如下： 第一章：说明本文的研究内容、目的和意义、论文的基本结构。 第二章：首先介绍了存储器的电路模型，根据电路模型提出了故障模型以及 存储器测试类型和测试方法。 第三章：详细介绍数字电路可测性设计中的内建自测试技术。主要包括内建 自测试概念和经典测试结构。突出描述了数据矢量的生成方式和数据压缩原理。 l f s r ( 1 i n e a rf e e d b a c ks h i f tr e g i s t e r ) 作为经典b i s t 结构中数据、地址生成和数据 压缩的典型结构，本章对其算法和硬件结构做了详细介绍。 第四章：研究存储器b i s t 的主要算法。通过分析各种算法的故障覆盖率和 复杂度，得出了本文的测试算法，m a r c hc + 算法，并对该算法的实现过程做了详 细的分析，给出了算法的图形表达。 第五章：介绍存储器b i s t 系统的体系结构和系统的验证。用数字系统设计 方法，实现了基于m a r c hc + 算法b i s t 电路的各个单元模块。在此基础上，调用 存储器p 核对设计电路进行了验证，得到实际测试结果，并对结果进行了分析。 第六章：对全文的工作进行总结，并对今后的研究工作进行了展望。 3 基于m a r c hc + 算法的m b i s t 设计 第二章存储器设计和测试技术基础 存储器是现代电子产品的关键部分，当今的数字系统大部分都包含存储器。 存储器的类型多样化，有随机存取存储器( r a m ) 、只读存储器( r o m ) 、快闪 存储器( f l a s hm e m o r y ) 等【2 6 1 。本章主要研究r a m 的故障模型和测试方法。首 先介绍r a m 的电路模型，从而提取出r a m 的缺陷和故障模型，接着研究r a m 的测试类型和测试方法。 2 1 存储器电路模型 电路模型对于存储器设计和测试具有非常重要的作用。对应不同的设计层 次，描述存储器的模型也不同，因此就有物理级、逻辑级和系统级存储器电路模 型。本节主要研究r a m 存储单元的逻辑级模型和电路级模型。 2 1 1 功能模型 典型的r a m 功能模型【2 】如图2 1 所示，功能模型中的存储元件以阵列的形 式排列，阵列周围是周边电路。在图2 1 中，存储器的阵列是r x c 位，周边电 路是存储器地址寄存器( m a r ) 、译码器、读写电路及控制和存储数据寄存器电 路。译码器对m a r 中的地址信息进行译码，确定要存取单元的行和列，然后采 用写驱动器和敏感放大器分别进行写和读，要写入存储器和从存储器读出的数据 都储存在数据寄存器( m d r ) 中。对于动态r a m ，还应该有刷新电路。 存储器阵列呈行列分布，每个字线上的单元以行排列，存取操作通过字线 ( w l ) 选择行，再通过位线( b l ) 选择列，这样就选中要读写的操作单元。每次读 写操作同时进行。在可编址的存储器中，同时选中同一位的所有列。 4 基于m a r c hc + 算法的m b i s t 设计 2 1 2 储存单元 存储器单元 图2 1r a m 功能单元 单晶体管d r a m 的结构 目前，单晶体管d r a m 单元是存储器行业中使用最广泛的存储结构【3 】。它 是由一个存储电容和一个存取晶体管构成，其电路结构如图2 2 所示。虽然数据 读取操作不会明显改变存储电荷，但c 1 上存储的电荷不能长期保存。由于写存 取晶体管m 1 存在漏电流，使得c l 上的电荷逐渐降低，必须在数据改变前对 d r a m 单元中储存的数据进行刷新，因此需要定时将数据读出，经反向( 由于 数据输出电平与存储器数据电平相反) 后再把它们重新写入原先相同的单元内。 每隔2 4 m s 就要对d r a m 阵列中的所有单元进行刷新。在刷新时，对同一行上 的所有位同时刷新，因此大大简化了整个刷新过程【4 】。 d a t ai n l ：a t o u t p u t r e a d w r i t ec h o o s cl i n e m t 订 j - 。 b 容v 。1 图2 2 一位d r a m 单元 静态随机存取存储器( s r a m ) 数据存储单元是由具有两个稳定工作点( 状态) 的简单锁存电路构成。根据 双反向器锁存电路的预置状态，储存单元中的数据被译为逻辑0 或逻辑1 ，如图 2 3 所示。通过位线( b l ) 读写储存单元中的数据，至少需要一个开关，它由相应 5 基于m a r c hc + 算法的m b i s t 设计 的字线( w l ) 控制，即行地址选通信号，通常由n m o s 传输晶体管构成的两个互 补的存取开关将1 位的s r a m 单元与互补线( 列线) 相连来实现。 位 图2 3s r a m 单元结构 2 2 存储器的缺陷和故障模型 2 2 1 存储器的缺陷 r a m 的缺陷由制造过程中材料的丢失、杂质的出现等原因引起。栅氧断裂 等容易造成r a m 失效 2 7 3 ，干扰和噪声容易引起d r a m 失效，例如，长时间的 并行操作存取使得串扰出现的概率大大增加。另外要注意的是，由击穿电路导电 颗粒( 这种翻转颗粒可能由制造过程中逃逸的金属颗粒触发) 造成的单事件翻转 对储存单元影响特别大。 2 2 2 存储器的故障模型 对于r a m 的故障检测，必须先建立r a m 单元的故障模型，而故障模型所 描述的缺陷与r a m 电路所属的模块有关，因此r a m 故障检测的第一步是必须 区分缺陷是处于阵列单元中，还是处于周边电路中。 周边电路由译码电路、敏感放大器( 读电路) 和寄存器组成，尽管这些结构 可以按照随机逻辑处理，但响应只能通过r a m 单元来观察，因此r a m 单元的 检测还应包括对周边电路的故障检测。 r a m 单元的故障模型不能采用随机逻辑的故障模型，因为存储器阵列的密 度比随机逻辑的密度高得多。采用结构型( s a f ) 故障模型或者桥接故障模型， 6 基于m a r c hc + 算法的m b i s t 设计 需要的测试数据庞大，测试需要的时间也很长，相比之下，功能模型更适合存储 器阵列，因此，本章研究存储器阵列的功能模型。 功能正常的r a m ，每个单元都能够存储l 或0 ，也能够从1 变到0 或者从0 变到1 ，并且在每次读操作后，能保持原来的值，此外存储器单元也应该把信息 保持住。功能测试就是检测每一个存储单元是否能够完成上述功能，从而确定电 路中所有的故障，但是逐一检查存储单元的方法行不通，因为对于n 个存储单元， 操作次数是2 n 的倍数。为了控制测试长度，应该对故障类型进行限制。 存储器纳故障模型和数字逻辑中的故障模型有着明显的不同。虽然固定故 障、桥接故障、开路故障和晶体管固定通断故障模型对于数字逻辑有很好的效 果，但是这些故障模型用来确定存储器功能的正确性却是不充分的。除上述故障 外，存储器故障模型还包括位图形故障模型、跳变故障模型以及单元耦合故障模 型。 对存储器通常使用的故障模型如下： 1 、线固定故障使得存储单元恒定地存储l 或0 的功能性故障，简称s a f 故障。 包括单线和多线( 输入、输出、地址线或位线) 固定在逻辑0 或者逻辑l 。存储单 元的s a f 故障和变迁故障的描述如图2 4 所示，图中存储单元按触发器模型表示， 状态l 或者0 。检测这样的功能性s a f 故障，需要对大小为n 的存储器的每一 个存储单元写入l ( 或者0 ) ，然后读出操作的结果，检查是否正确。 w 0 w l 测试过程的算法描述： 对于所有的单元c i j w lw 0 w l w 0 w l o - l 变迁故障 图2 4s a f 故障和变迁故障 7 w l 基于m a r c hc + 算法的m b i s t 设计 ( 1 ) 对单元c i j 写入0 ( c i j o ) ； ( 2 ) 读出单元c i i 的值；判断得出结论； ( 3 ) 对单元c i j 写入1 ( c i i 一1 ) ； ( 4 ) 读出单元c “的值；判断得出结论； 对每一个存储单元，这种测试需要4 次操作( 2 次写入和2 次读出) ，如果 每次读或写的操作时间为t ，那么总的测试时间就为4 n t ，这里的n 为总的存储 单元的个数。因此测试复杂程度随n 呈比例增加，适用于多固定型故障( m u l t i p l e s t u c ka tf a u l t jm s a ) 1 5 】。 2 、桥接故障包括单桥接和多桥接故障。大多数情况下只考虑低阻情况下的桥 接故障，但是，实际中也可能存在高阻的桥接故障。桥接可能出现在输入线、输 出线、地址线或者位线上。由于在输入线和输出线的桥接情况出现的概率较低， 所以般不予考虑。电流测试法( i d d q ) 是检测桥接故障的有效方法，但该方法对 深亚微米不是特别有效。 3 、单元固定故障指的是存储器单元固定在0 或者l 。 4 、开路故障包括在输入、输出、地址和位线的单个或者多个开路故障。 5 、寻址故障【j 8 1 行或列译码器可能访问寻址的单元( d 故障) 或者未寻址单元 ( d + ) ，或者同时访问多个单元，或者不访问所指定的单元而访问其他的单元( d 和d + 故障) 。地址译码起故障模型采用的是功能行故障，测试方法是穷举测试， 然后确认响应的输出是否出现0 和l ，例如对于2 - 4 译码器，对选通线施加穷举 测试集，检查4 个输出是否正确，如图2 5 所示： 图2 5 译码器电路测试 如果译码器中有一路输出固定在逻辑1 ，那么该路只在一种选通输入下工作 才正常，通过判断相应的选通位的值是否有效来识别此故障，其他情况下则要同 时选择两位选通线才可识别故障。如果译码器中输出固定在逻辑0 ，就不需要相 应的选通线有效，这样可以测试译码器，也可以观察对r a m 单元的读写操作。 8 基于m a r c hc + 算法的m b i s t 设计 当选通线有故障时，只能选通部分单元，例如，当第一根选通线存在s a - o 故障时，只能对第一和第二字节正确读写，而第三和第四字节会重复第一和第 二字节的内容。对于选通线输入的s - a o ( s a - 1 ) 故障，可用对应的m a r 单元的 s a - 0 ( s a 一1 ) 故障来等效，采用r a m 阵列的测试图形进行检测。 6 、位丢失或者位多余有可能出现多余的位地址，或者位地址从预期的位置丢 失。这些故障对于r o m 而言当重要，它们有时被认为是增加故障或者收缩故障。 7 、位图形故障在可编程的r o m 、e p r o m 以及f l a s h 存储器中，编程的故障 可能造成一个错误。例如，在熔丝式r o m 中，可能在寻址位置存在未被熔掉( 或 者部分熔掉) 的电阻丝，或者在不希望熔掉的地方都熔掉了。在e p r o m 和f l a s h 中，这些位图形故障主要是由编程错误造成的。 8 、状态跳变故障在随机访问存储器r a m 中，状态跳便故障是指单元中的数 据从l 跳到0 和从0 到l 的跳变。 9 、单元耦合故障c f 这些故障主要是针对r a m 2 9 1 。单元耦合指的是特定存储 位置( 在该位置处的数据或者跳变) 受其他位置( 其他位置的数据或者跳变) 的影 响。单元耦合可能是反相( i n v e r s i o n ) 类型( 单元内容反相) 、等幂类型( 仅当单元有 一个特定数据时单元的内容改变) ，或者简单的状态耦合( 仅当其他位置有特定的 数据时单元内容改变1 。耦合故障主要是由电路短接或寄生效应产生的。 对于一个单元的状态引起其它单元值反相的现象，用反向耦合故障c f i n s 描 述，也就是说，c f i , , s 代表的是：单元i 的o 一1 变迁，造成单元j 从原来的a 变为 a 的反码( n o ta ) 。同时，故障( c f 泌) 描述的是：一个单元的状态变化引起其 他单元的值为一特定的逻辑值( 0 或1 ) 的现象。图2 5 解释了这些故障。 单元j 单元j单元j 图2 5 耦合故障( c f ) 描述 上面用两单元耦合所定义的耦合故障是多单元耦合故障的特殊例子。多单元 耦合故障的模型和检测要复杂得多，因为多单元相互作用的方式呈多样性。这里 9 基于m a r c hc + 算法的m b i s t 设计 只研究单一耦合问题。 用于检测等幂故障c f i d s 的方法也可以检测反相耦合故障( c f i 璐) 。假定单元 c i 的状态变化也影响了单元c i ，此故障可通过以下方法来检测： ( 1 ) 对所有单元写0 ； ( 2 ) 对于任意单元c i ( j 4 i ) ，改变c i 的值； ( 3 ) 读该单元的值，检查其值是否变化。 ( 4 ) 单元c i 回复到原先的值。 ( 5 ) 重复上述过程，直到所有可能的两两组合都得到验证。在每次过程重 复以前，先把所有的存储单元初始化为1 。上述过程总的操作数为： 2 n + 3 ( n 一1 ) n = 6 n z - 4 n l o 、数据保留故障是指储存单元不能在规定时间内有效保持其数据而出现的 故障。数据保留故障对于d r a m 而言是相当重要的，有时对可编程的r o m 和 f l a s h 存储器也十分重要。 1 1 、数据滞留( e n d u r a n c e ) 故障在e e p r o m 和f l a s h 存储器中，由于进行多次的 读写操作而使存储电荷数量减少，从而造成在以后的数据读取时发生故障【3 0 1 。 1 2 、图形敏感故障( p s f ) 这是一种特殊的状态耦合故障。图形敏感故障意味着 部分存储器出现一些特定的数据时，其他部分存储器的数据会受到影响。它可能 是一种动态( 由于数据的改变) 或者静态( 由于固定的数据) 的故障类型，也可能是 一种全局的或者只局限于附近单元的故障类型【3 。 造成p s f 故障的主要原因是存储单元的密度高，导致单元之间相互干扰。 通过检查阵列中所有单元之间的效应来检测p s f 故障是行不通的，原因是测试 长度太长，n 个单元的存储阵列需要的测试长度为( 3 n 2 + 2 n ) 2 n 。 如果一个单元，称为基单元，因邻近单元的活动导致状态不正确，描述这种 现象的故障就称为邻居图形敏感故障( n e i 曲b o r h o o dp a t t e r ns e n s i t i v ef a u l t s ， n p s f ) 。一个基单元的邻近单元可以通过e ，w ，n 和s 来表示，如图2 6 ( a ) 所 示，即五个邻近单元。一个基单元的邻近单元也可以通过n w ，n ，n e ，w ，b ， e ，s w ，s 和s e 来表示，如图2 6 ( b ) 所示，即9 个邻近的单元。检测邻近图形 敏感故障是检测n p s f 的一种有效方法。 l o 基于m a r c hc + 算法的m b i s t 设计 n wn n e + wbe s wss e ( a ) 五单元邻近( ”九单元邻近 图2 6 邻近图形敏感故障 n p s f 故障可分为3 类：主动、被动和不动邻近图形敏感故障。 对于邻近单元一个确定图形的改变，如果基单元的值也改变，描述这种现象 的故障则称为主动邻近图形敏感故障；如果基单元保持为一固定值，则故障类型 为不动邻近图形敏感故障；如果基单元变为特定的值，则故障类型为被动邻近图 形敏感故障。检测主动n p s f 的要点是： ( 1 ) 确定基单元的状态： ( 2 ) 然后改变邻近单元的状态； ( 3 ) 最后读取基单元的状态，判断结果； 检测n p s f 的过程实际上也包括了检测其他存储器故障的过程，因此n p s f 模型包括了其它故障模型。此类故障的测试非常困难。 除了上述列出的故障外也要考虑诸如参数和时序方面的故障。时序故障也 包括数据访问时间( 对存储器是一个十分重要的参数) 的故障。此外。有时也要考 虑晶体管的固定通断的故障类型。图2 6 对存储器的故障进行了系统化的图解。 s - a 0 故障 t o 变迁故障 同势耦合故障 反向耦合故障 逻辑与桥接故障 相邻图形敏感故障 ( 主动) 地址解码故障 ol ol l _ - 0l 卜o 1 |- 0 、l 卜o oo l l ol 上 t l1 卜ll - 10 1 卜l tt lo s ， 膏 i 位泳 a d r a d r a d r a d r 图2 6 存储器的故障模型 s - a l 故障 i 1 变迁故障 同势置位耦合故障 反向耦合故障 逻辑与桥接故障 注：a d r 表示地址 基于m a r c hc + 算法的m b i s t 设计 2 3 存储器的测试类型 存储器的测试方法有参数测试( d c 和a c ) 、功能测试、动态测试和i o d q 测 试。存储器的功能测试包括测试图形的生成、对a t e 的测试施加和测试结构分 析。功能测试可能是在i c 设计级完成的，也可能是在存储器阵列级或板级完成， 为了加速测试，存储器内建自测试用得越来越多。 参数测试包括电压、电流和频率的测试，近些年来，i i ) o q 测试也成为参数测 试的重要内容。有写电路功能正常但无驱动能力，就不能通过参数测试，可认为 是有缺陷的电路。特征测试确定电路工作的限定条件。参数测试一是用于验证产 品满足设计要求，二是分析产品特征。 2 3 1 性能测试 存储器是按照供电电流、输出电压范围和时间参数的特征值来设计的，制造 的产品必须满足这些设计参数特征值。性能测试就是测试产品的参数，检查这些 参数是否达到设计的要求。性能测试既有直流参数测试，又有交流参数测试。 存储器产品测试时一定要保证正常的工作条件，产品符合设计参数不一定能 正常工作，温度、湿度、电源和负载等的变化，都可导致工作不正常。 2 3 2 功能测试 存储器功能测试的主要目的：生成测试图形，以检测上一节所描述的各种故 障。测试图形的施加，包括对单元的读和写。由于r a m 容量大，因此要充分分 析测试生成算法的复杂度【6 】。 对于非存储单元的固定故障，可用组合逻辑的测试方法。对于存储器单元固 定型故障，测试方法是对每一个单元都要写0 ( 或1 ) ，然后读每一个单元，检查 是否正确。这种测试方法的另一个好处是：译码器等辅助电路的故障同时也得到 检查。例如，译码器的一个输入具有固定型故障，它妨碍了对相应存储单元的存 取操作，因而就不能对相应的存储单元写0 或1 ，也不能检测出结果，那么就可 以通过存储阵列的部分功能测试检测该故障。 检测变迁故障时，测试图形要把每一个单元从l 变迁到0 ，然后立即读该单 1 2 基于m a r c hc + 算法的m b i s t 设计 元，同样地，测试图形也应使每一个单元从l 变迁到0 ，然后读该单元数据。 耦合故障的测试复杂些，需要对邻近单元按特定序列测试。检测写的是一个 单元，而读的是另一个单元。 n p s f 故障的检测更复杂，虽然有一些故障算法，但覆盖率不高。 对于同一块电路，比较好的方法是生成一种可以检测几种故障的测试集，而 不是对每一种故障都要施加测试生成并施加。 2 3 3 电流测试 电流测试可以发现r a m 中的缺陷。r a m 的正常工作电流大约为几十个n a ， 而失效时可达p a 级，m e e r s h o e k 所进行的研究中，1 5 8 2 个器件没有通过电流测 试，其中1 4 9 0 个器件同时没有通过功能测试，即9 2 个有故障的器件通过了功能 测试。电流测试对于检测s r a m 故障比较理想，但对于d r a m 故障不太合适 7 1 。 2 4 嵌入式存储器的测试方法 存储器的测试方法主要有直接存取测试( d i r e c ta c c e s st e s t i n g ) 、内建自测试 ( b i s t ) 和宏测试( m a c r ot e s t i n g ) 。 2 4 1 直接存取测试 存储器直接存取测试是产生一种测试结构来对嵌入式存储器阵列的直接访 问。图2 8 是存储器直接存取测试的原理。它通常利用自动测试设备进行测试， 可以从封装引脚直接对嵌入式存储器进行访问，或者可以从封装引脚对测试状态 逻辑以及对一些为存储器提供数据的流水线结构的串行状态进行访问，能够轻易 实现多种高质量测试算法，但是这种方法存在着一些不足之处，一是在a t e 机 上实现的算法越复杂，对a t e 机存储器的容量要求越高，测试的费用也就越高； 二是在a t e 机上不易实现对嵌入式存储器的“全速测试”，测试时钟的工作频率 越高，测试成本越高；三是由于芯片外围管脚的限制，对芯片内大容量嵌入式存 储器进行直接测试往往不太现实【引。 1 3 基于m a r c hc + 算法的m b i s t 设计 2 4 2 宏测试 图2 8 存储器直接存取测试图 存储器宏测试中，测试设备把模块级宏级的测试图形转换成芯片级的测试 图形，利用电路内部的扫描路径进行测试施加，其原理图为图2 9 所示。 1 1 帅1 0 1 0 1 l o o l 1 1 1 0 1 1 1 0 0 0 l 0 0 1 0 1 1 l o o l 1 日1 0 0 1 11 o l o l 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 l o l 0 1 0 1 0 1 1 0 0 i l 1 l l 0 1 0 1 0 l1 0 0 l 咖1 0 0 1 0 l o o o i o 彻1 0 0 0 1 0 0 0 i o o o 1 1 l o 0 0 1 l l o l 0 0 1 0 1 图2 9 宏测试原理图 宏测试除了借助芯片内部的扫描路径外，还需要a t e 在电路的外部进行施 加。 宏测试适合与对性能要求比较高的存储器阵列，例如小的阵列、寄存器文件、 f i f o 等，这是因为宏测试不需要额外的逻辑，对存储器的性能没有影响，也无 须功能测试图形。大多数宏测试采用并行方式，可并行测试多个宏。当其他测试 方式难以改善芯片的故障覆盖率时，可考虑宏测试。 电平敏化扫描设计( l s s d ) 非常适合宏测试，因为这种设计中移位时钟和 1 4 基于m a r c hc + 算法的m b i s t 设计 系统分离。宏测试的问题是：测试时，宏必须保证其原有的逻辑值，但具有内部 的扫描时，宏测试无法进行。 2 4 3 内建自测试 存储器b i s t 结构的研究比较深入，时间也比较长，2 0 世纪8 0 年代初期， 存储器的b i s t 结构由地址发生器、数据发生器和比较器组成【3 2 】，比较器设计在 芯片上，但不在存储器电路模块内，这种结构兼容从芯片外部定义测试图形和时 序方式，测试图形由芯片的测试引脚控制，可以实时测试，只需要很少的外部引 脚。这种存储器b i s t 结构采用l f s r 作为地址发生器和数据发生器，好处是r a m 电路模块不需要大的修改，但由于l f s r 的混淆效应，不能保证高的覆盖率。 利用r a m 的规律性和测试图形的简单构造，可以通过插入测试结构来减少 l f s r 的混淆效应。例如，采用a t s 算法时，存储阵列需要对3 求模，为此可以 把m a r 按照模为3 的计数器进行构造，施加给m d r 的测试数据也可以按生成 0 或1 分类生成。为了协调上述操作，还需要设计测试控制电路，达到按测试方 式构造寄存器和按算法施加测试图形的目的。图2 1 0 表示了存储器内建自测试 原理图。 图2 1 0 存储器内建自测试原理图 与其他存储器测试方法相比，b i s t 的硬件开销最大。对于一个1 6 k b 的 r a m ，控制电路和周边电路要使得整个电路面积增加3 4 ，因读写操作所附 加的电路使得整个电路的面积增加l 2 。 1 5 基于m a r c hc + 算法的m b i s t 设计 由于b i s t 能够在可接受的时间内提供可靠、高质量、低成本的测试图形， 而且对整个芯片的i o 几乎没有负面影响，读写操作只有1 2 的增加，因此 在s o c 的嵌入式存储器测试中得以广泛的应用。一些e d a 厂商还提供商用的存 储器b i s t 工具和方法，一些半导体公司也开发出存储器b i s t 的c a d 工具。 2 4 4 各种存储器测试方法的比较 表2 1 列出了各种存储器测试方法对设计和过程的影响、测试时间、测试数 据和故障覆盖率方面的比较，以便分析和应用2 1 。 表2 1 各种存储器测试方法的比较 i 越跫 存储器直接存取 b i s t 宏测试 性一憋 对设计出了扫描不需 布局面积大需布局和面积控制 和过程 要其他逻辑不 要大量f o 性能逻辑i o 共享性能 的影响 需要额外的i o 测试时间相同 较长 测试算法在所有的测试扫描图形存储 测试数据 测试设备中运行算法置于片内在测试设备上 故障覆盖率相同的算法，相同的故障覆盖率 2 5 本章小结 本章主要研究r a m 的故障模型和测试方法。首先介绍r a m 的电路模型， 从而提取出r a m 的故障模型，接着详细阐述了r a m 的测试类型和测试方法， 特别是r a m 的可测试性方法。 1 6 基于m a r c hc + 算法的m b i s t 设计 第三章内建自测试 对于存储器测试，传统的测试方法测试矢量生成过长、测试复杂度高、故障 覆盖率低，随着电路的日益复杂和集成度的不断提高，传统的测试方法难于达到 测试的要求。传统的测试施加时间比较长，最坏的情况下随着电路的大小呈指数 增加，测试施加和测试响应的捕获都需要一定的测试设备。上述这些因素都导致 了测试成本的增加，因此应该找到经济、实用的方法来代替传统的测试方法，有 效的解决方法就是在电路的内部建立测试生成、施加、分析和测试控制结构，是 电路能够测试自身，这就是内建自测试( b u i l ti ns e l f t e s t ，b i s t ) 。 3 1 内建自测试的简介 3 1 1 内建自测试的概念 内建自测试( b i s t ) 方法就是通过在芯片内部集成少量的逻辑电路实现对集 成电路的测试。 内建自测试是节省芯片测试时间和测试成本的有效手段。外部测试设备的测 试速度以每年1 2 的幅度增长，而内部芯片速度以每年3 0 的幅度增长，这一 矛盾使得与性能相关的测试越来越困难，进一步推动了b i s t 的应用【9 】。b i s t 减 少了测试对a t e 的依赖性，可以为高速电路提供在电路工作时钟频率下的测试， 又称为全速测试( a t s p e e dt e s t i n g ) ，甚至还支持在线的测试，这些特征减少了测 试成本，使得更复杂的测试成为可能，并且能帮助提高系统的可靠性和可用性。 面积开销、性能代价和对调试的支持是b i s t 设计要考虑的关键问题。从某种意 义上说，b i s t 是把“测试仪”放到了电路内部，因为它既要对测电路提供输入的 测试向量，又要对其输出产生的特征与期望的特征进行比较，从而给出测试结果 通过与否。所不同的是，设计的这个“测试仪”专门为待测电路而工作，功能单一 固定。例如，它的测试向量生成器( p a t t e r ng e n e r a t o r ，简称p g ) 只能提供预先 设计好的测试向量序列( 如用伪随机序列发生器产生伪随机的测试向量序列) 。 1 7 基于m a r c hc + 算法的m b i s t 设计 3 1 2 内建自测试的结构 内建自测试电路一般包括测试生成电路( 激励) ，数据压缩电路，比较分析电 路，理想结果存储电路( r o m ) 和测试控制电路，典型的结构如图3 1 所利1 0 2 1 】。 r 厂w 图3 1b i s t 结构图 激励电路用于产生大量的测试矢量以加载到待测电路( c u t ) ，为了减少测 试响应数据所需要的空间，常常把数据进行压缩。响应分析电路把捕获到的响应 特征信号与参考的特征信号相比较，得出芯片测试通过还是未通过。把激励电路 和响应分析电路“集成”到芯片上大大减少了测试过程中与外部交互的数据量。内 建自测试的控制电路，用于启动和中止b i s t 测试过程，所有的测试操作，包括 测试开始、检测结束以及同步等都是由内部测试控制电路控制。 被测电路既可以是组合电路、时序电路、存储器和其他类型的电路，也可以 是电路模块( 核) 。对于时序电路，测试图形旋加前应确定初始状态，另外应按 照电路或系统的具体结构，尽可能多采用各种方法使得测试电路尽可能最小化。 3 2 内建自测试的测试向量生成 目前，大多数内建自测试的测试图形方法有很多方式，这里对b i s t 测试中 各种测试生成方法加以介绍。 采用硬件测试矢量生成的方法【l2 】： 1 、r o m 。这种方法是在芯片上的r o m 中保存一个好的测试矢量集合，但 r o m 这样会耗费很大的芯片面积。 2 、l f s r 。另一种方法就是利用线性反馈移位寄存器( l