（微电子学与固体电子学专业论文）嵌入式memory内建自测试算法.pdf

摘要 传统的自动测试设备( a t e ) 已经不能满足大规模集成电路测试的需求，芯片内建自测 试( b i s t ) 已经逐步运用到芯片测试中。在片上系统( s o c ) 的微电子应用中大容量嵌入式 内存的增殖也使内建自测试成为需要，因为，比较而言，嵌入式内存难以从芯片管脚访问， 那麽内部测试就比较有效。和单机m e m o r y 一样，嵌入式内存也存在生产过程中产生的随机 物理故障，这些故障将降低生产的成品率，从而导致费用升高。所以，有效的故障模型，有 效的测试算法及其实现是嵌入式存储器内建自测试设计的关键问题。 针对这一青况，本文对嵌入式内存的内建自测试技术的核心问题测试算法进行了研 究，并对其他内存测试方法作了介绍和比较。本文在原有测试算法的基础上对其进行了修正， 提出了具有更高的故障覆盖率，并且具有更好的故障诊断能力的测试算法一m a r c ht b + 算 法，通过在自主研发的g a r f i e l d 4 芯片中的实验可知，它实现了在具有很高故障覆盖率的前 提下提高了故障诊断能力。对地址译码故障( a f ) ，传输故障( t f ) ，s t u c k故障，_at(saf) 耦合故障( c f ) ，数据保留故障( d r f ) 这些主要内存故障的覆盖率达到1 0 0 ，除了s t u c ka t1 故障与传输故障中由1 到0 的转换故障，其他故障都能诊断出故障类型，尤其是解决了 s t u c k a t 一0 故障与传输故障中由0 到l 的转换故障，状态耦合中低位1 决定高位0 与高位1 决定低位0 ，低位0 决定高位1 与高位0 决定低位1 的诊断问题，由于算法的修正使得测试 时间相比于原有的g a r f i e l d 4 中m a r c h c 一( 2 1 毫秒) 有所增加，为3 毫秒( 时间数据都指 是2 0 k 的e s r a m 分成4 块同时测试的时间) ，但是对于g a r f i e l d 4 而言，由于原有的m a r c h l r ，m a t s + + ，m a r c hc - 三种算法由m a r c ht b + 代替，所以总的测试时问将减少2 毫秒( 含义 同上) 左右。 本文组织如下，首先理论背景，介绍了嵌入式内存的测试及内建自测试的基本原理。然 后根据故障覆盖率较高的m a r c hc b i s t 算法提出了改进的m a r c ht b + 算法及测试结构。接 下来是实验和结论。最后是对本文的总结和内建自测试及未来工作的展望。 关键词：嵌入式内存内建自测试测试算法m a r c h _ t b + 算法故障模型 一 变堕奎兰堡主主垡丝茎 a b s t r a c t a st h ec o m p l e x i t yo fv l s ic i r c u i t si n c r e a s i n g ，t e s t i n gc o s ti sb e c o m i n gt h e m o s ts i g n i f i c a n tf a c t o ri nt h eo v e r aj li cm a n u f a c t u r i n gc o s t t h ec o n v e n t i o n a l a u t ot e s te q u i p m e n t sc a nn o tm e e tt h ed e m a n do fa t s p e e dt e s t i n go ft h e c o m p l e xc i r c u i t s t h ep r o l i f e r a t i o no fl a r g e ，h i g hc a p a c i t ye m b e d d e dm e m o r yo n s y s t e m - o n - a - c h i p ( s o c ) m i c r o e l e c t r o n i ca p p l i c a t i o n sh a sc r e a t e dt h en e e df o r b u i l t i n s e l f - t e s t ( b i s t l m e t h o d e m b e d d e dm e m o r i e sa r e r e l a t i v e l y i n a c c e s s i b i l et h r o u g hac h i p sp i n s m a k i n gi n t e r n a it e s t i n ge f f e c 七i v e e m b e d d e d m e m o r i e s ，l i k es t a n d a l o n em e m o r i e s ，s u f f e rf r o mr a n d o mp h y s i c a ld e f e c t s c r e a t e dd u r i n gf a b r i c a t j o n s u c hd e f e c t sa r ee x p e n t i v eb e c a u s et h e yd e c r e a s e t h em a n u f a c t u r j n gy i e l d b e c a u s eo f t h i s ，w er e s e a r c ht h ef a u l tm o d e l ，a l g o r i t h m a n ds t r u c t u r e ，w h i c ha r et h ek e yt ot h o s eq u e s t i o n s t h i sp a p e rm o d i f i e st h ei n h e r et e s ta l g o r i t h mt op u tf o r w a r dt h en e wo n e w h i c hh a sb e t t e r c o v e r a g ea n dd i a g n o s e s 一m a r c ht b + 。t h r o u g ht h e e x p e r i m e n ti ng a r f i e l d 4 ，w h i c hi sw o r k e do v e ri n d e p e n d e n t i yb yn a t i o n a i e n g i n e e r i n gr e s e a m hc e n t e rf o ra s i cs y s t e mo fs o u t h e a s tu n i v e r s i t y t h er e s u l t s s h o wt h a ti tm a k e si t i t sc o v e r a g e so v e ra et f ，s a f , d r ft h o s em a i nf a u l ta r e 1 0 0 ，a n de x p e c ts a f ( 1 ) a n d t f ( i 1 ，i tc a nd i a g n o s ea l lo t h e rf a u l tm o d e ， e s p e c i a l l y i tr e s o l v e s s a f ( 0 ) a n d t f ( t 0 ) ，c f s t ( 1 ；o ) l a n d c f s t ( z ；o ) h ， c f s t ( o ：1 ) l a n d c f s t ( o ；1 ) h b e s a u s eo ft h em o d i f i c a t i o n ，t e s tt i m eh a ss o m e i n c r e a s e b u ti tw i l lm e l i o r a t et h ep r i m a r yt e s tc i r c u i ta r e aa n df u t e s tt i m e t h i sd i s s e r t a t i o ni so r g a n i z e da sf o l l o w s f i r s t ，t h et h e o r e t i c a ib a c k g r o u n d t oe m b e d d e dm e m o r y st e s ta n db i s ti si n t r o d u c e d t h e nw eb r i n gf o r w a r dt h e m a r c ht b + a l g o r i t h mo nt h eb a s i so fm a r c hc a n dt e s ts t r u c t u r e ，a f t e r w a r d ， w ep r o v i d et h ee x p e r i m e n ta n dc o n c l u s i o n i nt h ee n d t h e6 t “c h a p t e ri sa s u m m a r vo ft h i sp a p e ra n dap r o s p e c tf o rf u t u r er e s e a r c h k e yw o r d s e m b e d d e dm e m o r y ；b i s t ；t e s ta l g o r i t h m ；m a r c h _ t b + ：f a u l tm o d e l l i 学位论文独创性声明 本人声明：所呈交的学位论文是我个人在导师指导下进行的研究工作及 取得的研究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文 中不包含其他人已经发表或撰写过的研究成果，也不包含为获得东南大学或 其他教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究 所做的任何贡献均己在论文中作了明确的说明并表示了谢意。 签名：4 雠 日期： 口婢勰翌日 关于学位论文使用授权的说明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交的学 位论文的复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本 人电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文外，允许 论文被查询和借阅，可以公布( 包括刊登) 论文的全部或部分内容。论文的公布 ( 包括刊登) 授权东南大学研究生院办理。 东南大学硕士学位论文 第一章绪论 1 1 集成电路测试的重要性及可测性设计 测试贯串于集成电路制造的各个阶段，从流片之前对设计原型测试，到生产过程中晶 圆的测试，封装后芯片的测试，直到用户方的接收测试( i n c o m i n gt e s t ) ，其目的在于尽 可能早的发现所有故障，将有缺陷的芯片检测出来。这是因为故障芯片每逃过一个阶段的 检测，那么下一个阶段将故障检测出来的费用将是上一个阶段的5 一l o 倍；另一方面的 原因是只有经过有效测试的芯片才能上市，产品上市时间对企业来说至关重要，研究结果 表叽产品上市晚三个月，利润减少1 0 ，上市晚六个月，利润将减少3 3 8 3 。由此可见有 效的测试能显著降低芯片的成本。 集成电路测试现在面临着一个严峻的挑战，即每个晶体管的制造成本呈持续下降的趋 势，而每个晶体管的测试成本却基本保持不变。因而测试成本将很快超过其制造成本。原 因很简单，因为自动化测试设备( a t e ) 工业要跟上摩尔定律所预期的芯片发展速度非常困难 而且先进的测试设备的价格非常昂贵使得测试成本居高不下。 如何降低测试成本，减少芯片投入市场的时间，集成电路测试技术的研究有其至关重 要的地位。要降低测试成本就必须在设计过程中考虑电路的可测性，使得设计成为可测性 设计。在设计过程中增加测试电路来降低芯片测试难度的可测性设计技术，能显著提高测 试的故障覆盖率，缩短芯片的测试时间，降低测试对a t e 设备的依赖，所以成为解决集成 电路测试难题的唯一出路“1 。 可测性设计技术包括扫描可测性设计，边界扫描可测性设计和内建自测试。 a 随着集成电路规模的扩大和时序逻辑数目的增加，依靠时序a t p g 方法来进行测试 向量生成所需要的时间将变得不可忍受，同时也会导致故障模拟、故障分析与测试设备相 关费用的增加。一个很自然的想法就是把时序逻辑转化为组合逻辑然后再进行测试向量的 生成。 扫描可测性设计的基本思想就是在测试模式下把时序逻辑中的寄存器单元首尾相连形 成扫描连，每个扫描单元的状态可以通过从扫描输入端串行输入数据来确定，扫描单元也 可以用来捕获电路内部节点的逻辑值，并通过扫描输出端来观测。扫描可测性设计的电路 示意图入图i 1 所示： p r i m a r y i n p u tl 图i 1 扫描可测性设计电路示意图 l p r i m a r y fo u t p u t 扫描链相当于把每个寄存器在测试模式下转化为待测电路的“伪”基本输入和“伪” 2 第章绪论 基本输出端，扫描寄存器的输入输出与待测电路的基本输入输出端有相同的可控制性和可 观测性，大大提高了待测电路内部节点的可控制性和可观测性，扫描链消除了待测电路内 部的时序逻辑，可以通过组合a t p g 方法来生成高效的测试向量，有效降低了电路在测试向 量生成、故障模拟和故障分析等各方面的费用。 扫描可测性设计根据是否将所有的时序但愿都替换成扫描单元又分为全扫描可测性设 计和部分扫描可测性设计；全扫描可测性设计方法把设计中所有的时序单元都替换成扫描 单元并把他们组成扫描链，对于没被替换地时序单元或没有被包括在扫描链中的扫描单元 来说，在测试模式下它们的输出作为不定态处理；部分扫描可测性设计通过有选择的把时 序逻辑替换为扫描单元，既保证达到一定的故障覆盖率，又能降低对芯片性能、面积等方 面的影响，与全扫描设计不同，部分扫描中没有被替换成扫描单元的时序逻辑在测试状态 下的输出不被假设为不定态，显然有目的地选择时序逻辑组成扫描链是部分扫描可测性设 计的关键 b 随着芯片管脚密度的增加，新的封装形式的出现，依靠传统机械式针床的方式来测 试p c b 电路板变得越来越不可行，为了更好的解决p c b 板极的测试问题，八十年代欧洲i c 制造商组成欧洲联合测试行动组( 9 e t a g ) 来共同解决p c b 板的测试问题，随着越来越多公 司个加入，欧洲联合行动组改名为联合测试行动组( j t a g ) ，j t a g 开发的测试标准被称为 边界扫描标准( b o u n d a r ys c a ns t a n d a r d ) ，i e e e 测试技术委员会根据边界标准也制定了 相应的板极测试标准i e 髓p 1 1 4 9 1 ，虽然这两个标准之间有一定的差别，通常所说的边 界扫描就是指i e e ep 1 1 4 9 1 。 边界扫描通过在芯片的输入输出管脚和内部逻辑之间插入边界扫描单元，并把这些边 界扫描单元依次连成扫描链，在正常工作状态下边界扫描单元并不影响芯片的输入输出， 测试模式下可以通过边界扫描单元控制或观测芯片各个管脚的信号。根据测试标准，不同 的芯片中都可以包括相同的可测性设计电路。当含有边界扫描电路的芯片集成到p c b 板上 时，可以方便地实现芯片之间的互联测试，芯片与芯片之间的隔离，芯片的白测试等功能。 边界扫描测试标准的制定有利于实现芯片板极测试的复用，提高了p c b 板的测试效率，降 低了测试费用。 c 内建自测试不通过a t e 设备来加载测试向量和检测测试响应，而是通过激励电路和 测试性分析电路来实现。与扫描可测性设计相比。b i s t 最大的优点在于性能上不受芯片管 脚与a t e 设备接口之间电气特性的限制，能实现“a t - s p e e d ”测试。由于产生随机逻辑的 测试激励要麽需要很大的存储空间，要麽需要很长的测试模拟时间，而存储器的测试需要 的测试向量非常简单，测试激励可以通过存储或硬件电路很容易的生成，所以b i s t 主要和 广泛用于存储器的测试。本文主要涉及到嵌入式内存的测试，所以在接下来的一节将主要 介绍嵌入式内存测试的几种方法以及详细的介绍内建自测试技术。 1 2 内建自测试( b i s t ) 及其他相关测试方法 对于嵌入式内存的测试，有许多种测试向量的加载和响应分析的方法“1 。然而各有优 缺点。 a a s i c 功能测试 对于小型内存，a s i c 赈卖商在功能测试中已经采纳了简单的读写操作，多数情况下 使用i 0 1 0 1 0 和其反向量。通常这一方法仅用于小内存，更进一步的测试不用此方法。 b 直接存取测试 通过i om u x 直接测试嵌入内存是广泛使用的方法，如图1 2 所示。这一方法要求在 i o 口增加m u x ，使得芯片功能不受到影响。测试结构中的a l p g 产生测试向量，而i o 口 3 东南大学硕士学位论文 的m u x 要求产生的向量序列化，这将增加测试复杂度和测试时间，并常常失去a t s p e e d 测试的能力。 图1 2 通过m u x 直接存取嵌入式内存结构 c s e 日f f l 或c o l l a r 寄存器测试 使用局部边界扫描或c o l l a r 寄存器的测试常常用于小型嵌入式内存，其结构如图1 3 。 这一方法需要增加测试包( 边界扫描或移位寄存器类型) ，因此，数据的传输率就减慢包 的延迟时间。在测试时，测试向量连续移进，响应连续移出。所以，测试时间大大增加， a t s p e e d 测试也成为不可能。 图1 3 用测试包或扫描链测试嵌入式内存结构。 d 。片上微处理器测试 微处理器在这一过程中是作为测试器( 测试发生器和评估器“1 ) 使用，其内部寄存的 汇编语言程序运行指定的测试算法。 微处理核的计算功能用于产生和应用测试模式。并评估测试响应。其中汇编语言程序 在微处理核内执行后产生测试模式。图1 4 是执行m a r c h 算法的程序，但是并不局限于此 算法，可以使用任何一种。测试响应可以由微处理器评估，也可以由简单的比较器电路执 行。 4 第一章绪论 许多公司采用这种方法的简化形式”“。现在，片上寄存器之一用b i s t 或直接存取法 测试，例如内部指令c a c h e ，然后用这一无故障的寄存器存储测试程序，微处理器的执行 单元从指令寄存器中取出程序对片上其他存储器如数据c a c h e ，z b u f f e r 等进行测试。 另一种可能性就是依靠主机的微处理器汇编程序产生可执行的二进制代码，这一代码 再从测试器通过接口a p i 反馈给微处理器，如此将不再需要一个己知无故障的片上存储器。 这一方法的最大优点是不需要附加测试电路。在芯片设计时也不需要设计修正；不影 响功能，并且是a t - s p e e d 测试。用户可以用任何一种算法测试嵌入式s r a m ，d r a m 或其他类 型的存储器。这一方法在不需要任何额外硬件的情况下提供全故障诊断( 故障位址) ，另 外，由于没有硬件。就不存在功能损耗、设计修正，而且算法选择范围大，又具有a t s p e e t 测试特性，因此，这种方法很适合s o c 测试。 胁嵌入式r a m 测试程序十 * a o 是地址计数器d 0 存测试数据( 写) ，d 1 存读数据( 响应) a 寄存器初始化州 m o v e0 0 0 0 h a o：初始化地址计数器 m o v e0 0 0 0 h ，d o：初始化写数据 m o v e0 0 0 0 h d 1 ：内存字清零 测试程序枷始化 i n l t i a lm o v ed o 。 a 0 c o m pa o f f f f h ：f f f f h 是最后地址 b e qt e s t _ i n c r b r ai n i t i _ a l：内存初始化 i n c ra 0 地址于f 序写i 卖* t e s t n o r m o v e0 0 0 0 h ，a o m o v e5 5 5 5 h ，d o c o n t i n c r m o v ed o “a o ：写操作 m o v e 加 ，d 1：读操作 m o v ed 2 ， a o ：内存字清零 c o m pd o ，d 1 b e on e x t i n c r b r af a i l ：读数据不是5 5 5 5 e n e x t l n c rc o m pa 0 f f 阡h b e ot e s t d e c r b r ac o n ti n c r i n c ra o a 降序写读t t e s td e e r d o n e f a i l m o v e & f d o m o v ed o ， a 0 ；写操作 m o v e a 0 。眦：读操作 m o v ed 2 a o ：内存宇清零 c o m pd o d 1 b e 。n e x td e c o b r af a i l ；读数据不是a h c o m pa o ，0 0 0 0 h ：0 0 0 0 h 是最后地址 b e qb o n e b r ac o n t d e e r d e c ra o w r i t et e s tp a s s e d w r i t et e s tf a i l e d 图1 4 微处理核产生的用于测试1 6 k x l 6 嵌入式内存的字宽m a r c h 向量：地址升 序5 5 5 5 h ：地址降序，a a a h 。 e 内存内建自测试( m b i s t ) 在过去几年，b i s t 已被认为是嵌入式内存测试中相当重要的一种方法。另外，在 r a m b i s t 吸引了众多注意的同时，r 蕊，e p r o m 和闪存的b i s t 方法也正在升起。 在集成电路测试领域，边界扫描设计从7 0 年代诞生以来已经是很普遍的了。但是随着 千万门以上的芯片设计增多和深亚微米系统级芯片( s o c ) 的种类持续增多和设计规模不断 增大，继续采用a t p 6 向量扫描设计的代价是必须处理数百万个测试向量，这就超过了目前 东南大学硕士学位论文 自动测试设备( a t e ) 的速度和存储能力。如果继续用相对落后的a t e 进行片外测试就会因降 低错误查找效率而降低产品质量或因增加测试时间而加大单位成本。另外，深亚微米i c 中存在的动态失效结构只能用非常快的测试方法才能检测到，由于a t e 使用早期半导体工 艺制造，所以无法跟上最新i c 较高的时钟频率。因此人们开发了一种新的d f t 技术，称为 内建自测试技术。b i s t 开始成为v l s i 测试的个晟具前景的解决方法，并且使得新一代低 成本测试仪开始走向市场。这样大幅度削减测试的成本，同时提高故障覆盖率。并且随着 i c 设计技术的提高，人们越来越追求高附加值的产品，逐渐有越来越多的产品将存储器设 计在i c 内部。山于存储器嵌入在芯片内部，要想从芯片外部观察存储器需要增加测试点等 辅助逻辑，会占用很大的芯片面积，并且会因此影响芯片性能。此外存储器的地址故障， 存储阵列等故障需要不同的故障模型和算法，而这些用扫描设计是很难达到要求的。 b i s t 不是在a t e 系统中存储测试模式，与a t e 不同，b i s t 的性能不受负载板或测试头 电气特性的限制。b i s t 一直用于片上存储器结构，但随着逻辑模块越来越复杂速度越来越 快，b i s t 也成为逻辑模块必须遵循的要求。逻辑模块的内部频率对外置测试仪频率要求太 高，同时也太复杂，不能把所有信号引出，这些因素都驱使逻辑b i s t 成为需要。另外b i s t 通过在芯片内部集成测试向量生成电路和测试响应比较电路，使得芯片的测试变得快速、高 效。b i s t 同时可以降低测试对自动测试设备( a u t o m a t i ct e s t i n ge q u i p m e n t ，a t e ) 在性能 和成本上的要求；具有支持a t s p e e d 测试和层次化测试的优点：并且有助于保护i p 核的知 识产权，目前已逐步得到了广泛的应用”“”和少数e d a 工具的支持。 内建自测试由于不需要外部介入，被认为是解决存储器测试的最有希望的方法。原因有 以下几点： ( 1 ) 存储器的输入输出引脚通常很多，并且并不一定可以直接由i c 的i o 口访问，用 外部测试设备来测试相当困难： ( 2 ) 有高密度高容量的特性，所以发生故障的机率比一般的逻辑电路要高，因此更加 需要测试： ( 3 ) 存储器的结构相对规则，使用很少的额外设计成木就可以获得很高的测试保证。 ( 4 ) 外部测试需要大量的测试p a t t e r n ，这些测试p a t t e r n 都要事先存储在a t e q b ，a t e 的测试速度、引脚数目和存储容量部不能满足i c 设计技术的快速发展，导致钡i 试 设备成本过高，甚至无法满足测试需求。 针对嵌入式存储器的测试要求，b i s t 也成为最适合嵌入式存储器测试的可测性设计方 法r 它能满足嵌入式存储器测试要求的并行测试向量加载，进行a t - - s p e e d 测试。也能通过 激励电路产生针对不同嵌入式存储器特定故障的测试向量，实现嵌入式存储器测试电路的复 用来减少b i s t 的费用。 内建自测试可钡0 性设计主要由激励电路和测试响应分析电路两部分组成，激励电路用于 产生大量的测试向量加载到待测电路。响应分析电路用来对待测电路的测试响应信号进行压 缩产生特征向量，根据特征向量来判定待测电路有无故障，把激励电路和响应分析电路“集 成”到芯片上大大减少了测试过程中与外部交互的数据量。内建自测试还会包括一定的控制 电路，用于启动和中止b i s t 测试过程，以利于和其他可测性设计方法相结合实现系统的测 试和层次化设计。b i s t 电路的结构框图如图1 5 所示。 6 苎二垩堕笙 图1 5b i s t 电路结构框图 下面是对嵌入式存储器测试的总结： 原则上任何测试方法都可以用于嵌入式内存，但是，每种方法都有自己的优势和不足， 表1 。1 是一些方法的比较和总结。 表1 2 是对基于面积和测试生成的测试方法选择的可行的指导方针。但是，强烈建议每 一个s o c 设计和每一个存储器都要在选择其测试方案之前仔细分析。 表1 2 对单个嵌入式内存的测试方法推荐 内存容量推荐的测试方法 少于8 k b i t s对于很小的内存使用a s i c 功能测试法 通过m u x ，扫描或测试包直接存取法，由a l p g 产测试向 量 8 k - 1 6 k b i t s 用a l p g 向量，通过m u x 直接存取法 b i s t 超过 b i s t 1 6 k b i t s 注意：对于多内存，推荐使用共享控制器的b i s t 7 东南大学硕士学位论文 表1 1 几种嵌入式内存测试方法的比较 测试方法 优点局限 直接存取1 d e t a i l e d 钡u 试成为可能1 需要管脚m u x 2 可用已有的内存a l p g2 需要向量序列化( 通过逻辑) 3 可用a t e 故障诊断工具 3 不能进行真正的a t s p e e d 钡4 试 4 芯片i 0 的m u x b l 起功能损耗 5 线很重要 局部边界 1 避免了芯片i 0 1 起的损1 测试时间较长，仅用于小型内 扫描或耗存 测试包 2 不能a t s p e e d 测试 2 只需要几条布线3 测试包引起持久功能损耗 3 d e t a i l e d 测试成为可能4 需要重大的额外设计 4 故障诊断成为可能 内建自测试1 自动控制操作1 与其他方法相比顶层硬件最 大 2 简化了a t e 设备 2 运行的测试算法数量有限 3 _ a t s p e e d 测试成为可能 3 故障诊断困难，并且带来很大 的顶层面积 4 b i s t 逻辑引起内存功能永久 性损耗 a s i c 功能测1 最容易最便宜的方法1 只提供简单的功能检查 1 成2 没有功能损耗2 不能进行故障诊断 3 不需要任何设计修正3 设计人员在设计验证时写 t e s t ，测试人员不管理 【t 应用于小型内存 通过片上微1 不需要设计修正1 只能用于包含一个或多个微 处理器2 没有功能损耗处理核的s o c 设计 3 d e t a i l e d 测试成为可能2 需要a t e 接口a p i 处理汇编程 4 可以用任何内存测试算法 序产生的二进制代码 5 提供a t s p e e d 测试 6 提供故障位址以便诊断 7 简化了a t e 设各 1 3 本文的主要工作及结构 本文的主要内容是嵌入式内存的内建自测试及自修复技术。在当前微处理器中，嵌入式 内存占了整个芯片面积的3 0 9 6 以上，而在系统芯片( s o c ) 中，嵌入式内存的面积则超过6 0 ， 因此对嵌入式内存的测试和诊断显得越来越重要。然而测试和诊断嵌入式内存并不是一件容 易的事，首先由于嵌入式内存单元的排列非常紧密，导致嵌入式内存产生的故障类型多种多 8 一差二皇堑堡 样：其次由于不同字长和不同容量的内存模块嵌入在s o c 芯片中。“，这样通过外部自动测试 设备( a t e ) 直接存取存储单元变得十分困难，甚至不可能；另外，利用a t e 生成嵌入式内 存的测试矢量和进行响应分析，将占用a t e 大量的时间和测试通道，增加了测试成本。为了 解决上述困难，需要对嵌入式内存进行可测性设计，内建自测试( b i s t ) 是解决上述问题的 主要方法。针对随着内存容量的不断增大，成品率却出现下降趋势，可见嵌入式内存的测试 已经成为芯片测试的一个重要方面这一情况，我们对嵌入式内存的内建自钡8 试方法作了研 究r 并对其他内存测试方法作简单介绍。内建自测试技术的核心问题是测试算法及其实现， 我们在原有测试算法的基础上对其进行了修正，使得其具有更高的故障覆盖率，并具有更好 的故障诊断能力，这就是m a r c ht b + 算法，通过在g a r f i e l d 4 中的实验可知，它实现了在具 有很高故障覆盖率的前提下提高了故障诊断能力。 具体的内容包括： a 内存常用的故障模型 b 内存常用的测试算法 c 内建自测试算法及结构 d 自修复算法 本文第二章简单介绍了嵌入式内存的内建自测试概念和基本结构，内存测试算法及有效 性；第三章介绍基于m a r c h c - 的测试算法，实现的b i s t 结构；第四章是第三章中提出的算 法和结构的实验和结果；第五章是对所做工作的总结并提出今后工作中的研究方向。 9 东南大学硕士学位论文 第二章嵌入式m e m o r y 内建自测试( m b i s t ) 2 1 内建自测试的概念及应用 超大规模集成电路( v l s i ) 对于数字技术的发展产生了很大的影响，减小了电路的面积和 成本，并且集成电路的性能也有了巨大的提高。这些显著优点使得v l s i 的应用系统更容易获 得高性能、低成本的优势。然而在这些发展的同时也带来了一些问题，有可能会影响甚至阻 碍未来的v l s i 技术的发展，其中一个很重要的问题就是电路的测试。随着芯片的集成度和逻 辑复杂性的不断提高，尤其是系统级芯片( s o e ) 的出现，使得外部测试的开销越来越大，有 时甚至超过了设计和制造的成本。而芯片规模的一再扩大，也超出了目前自动测试设备( a t e ) 的速度和存储能力，这样会因为降低错误查找效率而降低产品质量，或者因为增加测试时间 而加大测试成本。另外，深亚微米i c 中存在的动态失效结构只能用非常快的测试方法才能检 测到，由于a t e 使用早期半导体工艺制造，所以无法跟上i c 越来越高的时钟频率。随着集成 度和复杂度的不断增加，这个问题变得越来越显著，也日益日| 起业内人士的重视。在这种情 况下，内建自测试应运而生，它解决了许多测试问题，日益成为测试的主流。图1 5 已经给 出内建自测试的结构框图，它主要由激励电路和测试响应分析电路两部分组成，激励电路用 于产生大量的测试向量加载到待测电路，响应分析电路用来对待测电路的测试响应信号进行 压缩产生特征向量，根据特征向量来判定待测电路有无故障，把激励电路和响应分析电路“集 成”到芯片上大大减少了测试过程中与外部交互的数据量。内建自测试还会包括一定的控制 电路，用于启动和中止b i s t 钡j j 试过程，以利于和其他可测性设计方法相结合实现系统的测 试和层次化设计。 内建自测试方法是将测试电路设计到芯片内部，所有的测试过程都在芯片内部进行，外 部只需要施加激励信号和观察测试结果即可。 自测试的优点 ( 1 ) 由于测试在内部进行，消除了外部产生测试码的必要，并克服了有限的 输入输出访问端口的限制： ( 2 ) 测试程序很小，甚至不需要： ( 3 ) 较高的测试速度，可以以芯片的正常工作速度进行全速( a t s p e e d ) 测试， 发现在低速测试过程中很难发现的频率相关故障： ( 4 ) 不需要高昂的测试设备。 关于全速( a t s p e e d ) 测试 内建自测试的最显著特点是全速测试。一个系统工作在较低的时钟频率下可能不出错， 但是当工作在系统频率下，就会出现时序故障。而通常的测试方法在测试过程中都要求较 低的频率，因此不能测试与时序相关的故障。导致有些芯片虽然通过测试过程，但是在应用 到系统的时候却出现时序故障。全速( a t s p e e d ) 测试就是为了测试这类故障提出来的。在全 速测试过程中，测试码是以系统时钟的速度加载到芯片上的，因此更容易发现系统在正常工 作情况下可能出现的问题。 由于芯片引脚数目、测试数据、时钟频率的增大和集成了数字、模拟、存储器、r f 模 块的系统芯片的出现，用外部的自动测试设备测试集成电路变的越来越难。b i s t 可以是我 们用低价的测试设备来完成测试。 我们常常将r o m 、r a m 、p l a 这类逻辑单元称为规则逻辑，而将其余的称为随机逻辑。存 储器的测试需要的测试向量非常简单，测试激励可以通过存储或硬件电路很容易的生成。所 1 0 第二章 嵌入式m e m o r y 内建自测试( m b i s t ) 以嵌入式存储单元的b i s t 技术已经很成熟了并且广泛地应用在工业中。随机逻辑的b i s t 在工业中的应用也逐渐增多，模拟和r f 模块的b i s t 已经出现。 2 2 嵌入式m e m o r y 常用的故障模型 内存故障模型与数字逻辑的故障模型有很大的不同。s t u c k a t 故障，b r i d g e ( 桥接) 故障，o p e n 故障，s t u c k o n 一o f f 故障对数据逻辑比较适用，但对于判定内存功能正确与否 还不充分。除了以上的故障，内存故障还包括b i tp a t t e r n ( 位模式) 、t r a n s i t i o n ( 传输) 、 c e l lc o u p l i n g ( 单元耦合) 故障。 常用的内存故障模型有： a s t u c k a t 故障：单线或多线固定0 ，固定1 b 单元s t u c k - a t 故障：内存单元固定“0 ”，固定1 c 桥接故障： 单个或多个桥接故障。简单情况下多数是低阻桥接，然而实际上也有 高阻桥接的情况；另外，因为输入输出间的桥接概率很小，所以这种情况不予考虑。 d o p e n 故障： 单个或多个输入输出，地址，位线上的o p e n 故障 e 地址故障： 一个地址选中多个单元，或者多个地址选中一个单元，或者没有地址 选中一个确定的内存单元。 f 丢失或多出位址： 顾名思义。这一故障对r o m 尤其重要。 g 位模式故障( b i t p a t t e r n ) ：在可编程的r o m ( 如e e p r o m 和闪存等) 中，编程故障 可能引起错误，例如，熔丝连接的r o m 可能在地址位有个非熔或部分熔的熔丝， 这将导致结果为0 而不是l 。 h 状态传输故障： 在r a m 中这一故障指单元数据不能进行由1 到o 或由。到1 的转换。 t 单元耦合故障： 这一故障主要存在r a m 中。一个确定的内存单元被其他单元影响 ( 数据或转输影响) ，包括反响、幂等( 单元是特定数据时内容改变) 和筒单状态 耦合( 其他单元是某一特定数据时，单元内容改变) 。 j d a t ar e t e n t i o n 故障：内存单元不能在一定时间内保持书。这一故障对r a m 很重要， 有时对可编程的r o m 也很重要。 k d a t ae n d u r a n c e ： 在e e p r o m 和闪存内电荷数量会在多次读写操作后减少，因此， 读数据时可能出错。 1 p a t t e r n s e n s i t i v e f a u l t ( p s f ) ： 这是状态耦合的一个特殊情况。如果内存的一 部分存在些特定数据，则内存其他部分将受到影响。这一故障可能是动态的也能 是静态的，并可能是全局性也可能仅限于相邻单元。 除了这些故障，还考虑到参数和时序故障。时序故障包括数据存取时间这一对内存来说 非常重要的参数，另外，有时还考虑晶体管s t u c k o n 一o f f 故障。 对于占据了s o c 芯片的大部分区域的各种类型的嵌入式存储器( s r 埘、f i f o 、d r a m 、r 侧、 f l a s h 、e e p r o m 及c a m 等) 由于它们的布局很密，存储器中出现故障的情况非常复杂，通常 考虑的有地址、单元粘连、单元转换、耦合、模式敏感( p a t t e r n s e n s i t i v e ) 以及动态故 障( 如d a t er e t e n t i o n 故障) 等”“。下面对存储器中经常发生的故障类型作了简要的说明。 存储器的故障可能发生在地址解码电路、读写电路和存储单元中。地址解码故障分为以 下几种： 一个地址不能选通任何存储单元： 一 一个地址同时选通了多个存储单元： 没有地址能选通一个存储单元； 多个地址同时选通一个存储单元。 东南大学硕士学位论文 发生在读写电路中和存储单元中的故障具体分为以下几种： -s t u c k - - a tf a u l t ( s a f ) ，存储单元被常置为0 或1 而不能改变其逻辑值； 一 b r i d g i n gf a u l t ( b f ) ，两个或多个存储单元之间发生电路短接，b r i d g i n gf a u l t 是双向故障，任何一个存储单元值的改变都会影响其它单元的逻辑值发生变化， b r i d g i n gf a u l t 也分为a n db r i d g i n gf a u l t 和o rb r i d g i n gf a u l t ： t r a n s i t i o n 故障( t f ) ，存储单元在由0 变为1 时或由“1 ”变为0 时单 元的逻辑值出错： d a t er e t e n t i o n 故障( d r f ) ，即存储单元在规定的时间内不能保存逻辑值： c o u p l i n g 故障( c f ) ，这种故障发生在两个相邻的存储单元之间，又可细分为 i n v e r s i o n 故障( c f i n ) ，i d e m p o t e n t 故障( c f i d ) 和s t a t e 故障( c f s t ) ，i n v e r s i o n 故障指一个存储单元的逻辑值改变时引起其它存储单元的逻辑值改变： i d e m p o t e n t 故障指一个存储单元的逻辑值改变时给其它存储单元赋一个确定的逻 辑值：s t a t e 故障是指两个相i 临的存储单元在特定的状态下将引起其它存储单元的 逻辑值的改变。 2 3 嵌入式m e m o r y 常用的测试算法及有效性 常用的测试算法 文献中已提出许多测试算法“”“。这一部分要介绍几种常用的： a m e m o r ys c a n 或m s c a n ： 这是最简单的算法。先对每一单元写0 ，再读出验证，然 后写1 ，验证，流程如下( n 位内存) ，这一过程很快，但故障覆盖率有限。 f o ri = lt on ：d o w r i r e0t oc e l li r e a dc e i lif o r0 w r i r e1t oe e l li r e a d c e l lif o r1 c o n t i n u e b m a r c h 算法：这是使用最普遍的算法。在这一算法中，对一个单元进行一系列的操 作后转到下一单元，这些操作称为“m a r c h 单元”。一个m a r c h 单元由m s c a n 的简单 排列组成。基本的m a r c h 算法( m a t s ，图2 1 b ) 复杂为6 n ，n 位内存位数，6 位算 法读写操作数。这一算法的故障覆盖率非常商，可以检测s t u c k - a t 、状态传输、 大多数p s f 和耦合故障。 卜6 使用不同的“m a r c h 单元”组成的多种m a r c h 算法( 图 2 1 c ) 。对m a r c h 算法的修改包括采用d e l a y 单元既增加一些额外的读写操作； d e l a y 单元用于d a t ar e t e n t i o n 故障的测试。最常用的是姒t s 和m a r c hc ，后者 的复杂度为9 n 。 c c h e c k e rp a t t e r n ；把0 和1 交替出现的数据模式写入内存，延迟时间后读出。一 种修改后的算法是增加其补模式的读写操作。这也是一种快速算法，并可以测试 到s t u c k - a t 、d a t ar e t e n t i