（微电子学与固体电子学专业论文）嵌入式存储器测试算法的研究与实现.pdf

摘要 摘要 随着深亚微米技术的发展，嵌入式存储器在片上系统芯片( s o c ) 上占有越来 越多的比重。由于嵌入式存储器中晶体管密集，存在高布线密度、高复杂度和高 工作频率等因素，很容易发生物理缺陷。因此，研究高效率的测试算法，建立有 效地嵌入式存储器测试方法，对提高芯片成品率，降低芯片生产成本具有十分重 要的意义。测试算法是存储器测试的核心内容。算法的推导需要在故障覆盖率和 算法复杂度上进行折衷。因此，如何得到低复杂度、高故障覆盖率的算法，是算 法研究的难点。同时，存储器内建自测试( m b i s t ) 电路作为附加测试电路，要 求具有尽可能小的面积及功耗，而且不能影响存储器电路的正常工作。 本文从单一单元故障和耦合故障的1 3 种存储器故障类型的研究出发，针对每 种故障原语提出对应的m a r c h 测试算法，通过这些测试算法的优化合并，推导出 6 5 r i m 工艺要求下的新型m a r c h2 8 算法，新算法可以检测所有现实的连接性故障、 单一单元故障、耦合故障和数据保持故障，并且复杂度减少1 2 5 。对于用户自定 义m a r c h 算法的研究有一定的理论参考价值。之后生成了针对新算法的m b i s t 电 路，在进行了优化升级之后应用于s o c 上8 4 个嵌入式存储器的测试，最后对m b i s t 电路的模块级和芯片级仿真结果表明，在不引入i o 管脚的情况下，可实现对存储 器的测试。测试结果表明，本文设计的测试算法和电路满足研究设计要求，对实 际应用提供了重要参考。 关键词：嵌入式存储器m a r c h 算法内建自测试可测性设计 a b s t r a c t a b s t r a c t w i t ht h ed e v e l o p m e n to ft h es u b m i c r o nt e c h n o l o g y , e m b e d d e dm e m o r i e sh a v e o c c u p i e dm o r e a r e ao ns o c ( s y s t e mo nc h i p ) b e c a u s eo ft h e h i g hf r e q u e n c y , c o m p l e x i t ya n dt h eh i g hd e n s i t yo ft h et r a n s i s t o r sa n dl a y o u t ，t h ep h y s i c a ld e f a c t so c c u r 0 nt h ee m b e d d e dm e m o r i e se a s i l y s oa l le f f e c t i v ea l g o r i t h ma n d t e s tm e t h o da r e s i g n i f i c a n tt ot h ey i e l di m p r o v e m e n ta n dp r o d u c tc o s ts a v i n g t h et e s ta l g o r i t h mi st h e k e r n e lo ft h em e m o r yt e s t t h ei n f e r e n c eo ft e s ta l g o r i t h mm u s tb et r a d e o f fo nt h e a l g o r i t h mc o m p l e x i t ya n df a u l tc o v e r a g e h o wt oi n f e ra l o wc o m p l e x i t ya n dh i g hf a u l t c o v e r a g ea l g o r i t h mi st h ed i f f i c u l t yo fa l g o r i t h mr e s e a c h o t h e r w i s e ，t h em b i s t c i r c u i t i saa d d i t i o n a lt e s tl o i g i cf o rc h i p ，s oa r e aa n dp o w e rc o s to ft h em b i s tc i r c u i tm u s t b e l i m i t e dp r o p e r l y t h i st h e s i sr e s e a r c h e st h e13k i n d sf a u l tp r i m i t i v eo f s i n g l e c e l lf a u l t sa n dc o u p l i n g f a u l t s ，d e v e l o p s t h et e s ta l g o r i t h mf o re a c hf a u l tp r i m i t i v e t h en e wt e s ta l g o r i t h m ( m a r c h2 8 ) h a sb e e ni n f e r e db a s e do nt h eo p t i m i z a t i o no ft h e s ea l g o r i t h m sf o r6 5 n m t e c h n o l o g y t h en e wa l g o r i t h mc a no p t i m i z et h ef a u l tc o v e r a g ea n dt e s tt i m e i tc a n d e t e c ta l ll i n k - f a u l t s ，a l ls i n g l e - c e l lf a u l t s ，a l lc o u p l i n gf a u l t sa n dd a t ar e t e n t i o nf a u l t t h ea l g o r i t h mc o m p l e x i t yr e d u c e s12 5 b a s e do nt h em a r c h2 8a l g o r i t h m ，m b i s t c i r c u i t sa r eg e n e r a t e db ye d at 0 0 1 t h em bi s tl o g i ca r eo p t i m i z e di nc h i pl e v e l c o n n e c t i n ga n di m p l e m e n t e di n8 4m e m o r i e so nac h i pw h i c hi sb a s e do ni n f i n e o n 6 5 n mt e c h n o l o g y t h es i m u l a t i o no ft h ea l g o r i t h mp r o v e st h a tt h em a r c h2 8a l g o r i t h m c a l ld e t e c tm o r ef a u l tm o d e st h a nm a r c hc + a n dm a r c hl r t h es i m u l a t i o no ft h e m b i s tc i r c u i t si nc h i pl e v e lp r o v e st h a tt h em b i s t l o g i cc a nt e s te m b e d e dm e m o r y w i t h o u ti n c r e a s i n gi op a d t h et e s ta l g o r i t h ma n dm b i s tc i r c u i ti nt h i st h e s i ss a t i s f y a l lr e q u i r e m e n t si na c t u a la p p l i c a t i o n k e y w o r d ：e m b e d d e dm e m o r ym a r c ha l g o r i t h mb i s t d f t 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学分和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：二至2 塑鱼 日期： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本学位论文属于保密，在年解密后适用本授权书。 本人签名： 导师签名： 日期：2 峭三 日期： 第一章绪论 第一章绪论 集成电路设计进入深亚微米阶段后，电路复杂度不断提高，特别是s o c 不断 发展，芯片测试主要包括验证测试和制造测试，正在面临着巨大的挑战，传统的 使用自动测试设备( a u t o m a t i ct e s te q u i p m e n t ，a t e ) 的测试方法越来越困难。为 了提高测试质量并降低测试成本，各种可测性设计方法开始广泛应用，其中逻辑 内建自测试方法已经被证明为大规模集成电路的一项有效的可测性设计方法，将 成为今后测试技术的重要部分。 1 1 集成电路测试的重要性 随着集成电路制造工艺的不断进步，以及基于i p ( i n t e l l e c t u a lp r o p e r t y ) 重用的 设计方法革新，系统级芯片( s y s t e mo nc h i p ，s o c ) 日益成为i c 设计的主流之一， s o c 芯片的高度复杂性给测试带来了极大的挑战2 1 。 根据摩尔定律，芯片上集成的晶体管数每1 8 个月翻一番。在摩尔定律的作用 下，单个晶体管的制造成本不断下降，与此同时单个晶体管的测试成本却基本不 变( 如图1 1 所示) 。随着超大规模集成电路集成度的提高，测试费用已占到芯片制 造成本的5 0 以上，据p r i m e 研究集团报告，2 0 0 0 年半导体行业在数字集成电路 与s o c 芯片测试仪器上的花费是4 9 亿美元，测试费用更高。根据i t r s ( i n t e r n a t i o n a l t e c h n o l o g yr o a d m a pf o rs e m i c o n d u c t o r s ) 的研究，2 0 1 4 年晶体管的测试成本将超过 其制造成本呤3 ，这是因为自动化测试设备工业要跟上摩尔定律所预期的芯片发展速 度非常困难。为了使得晶体管测试成本随着制造成本同步下降，低成本的测试方 法研究显得尤为重要。 o 1 o 0 1 美分0 0 0 1 o o 0 0 1 o o o o o o o o o 0 0 1 每个晶体管的成本 卜- 制造成本 。 、 测挚警一一一三：二 1 9 8 s1 9 9 01 9 9 s2 0 0 02 0 0 s2 0 1 02 0 1s 图1 1 测试成本与制造成本的变化趋势 测试贯串于集成电路制造的各个阶段，从流片之前对设计原型的测试，到生 产过程中晶圆的测试，封装后芯片的测试，直到用户方的接收测试( 1 1 1 c o m i n g t e s t ) ， 2 嵌入式存储器测试算法的研究与实现 其目的在于尽可能早的发现所有故障，将有缺陷的芯片检测出来。这是因为故障 芯片每逃过一个阶段的检测，那么下一个阶段将故障检测出来的费用将是上一个 阶段的5 1 0 倍【4 j ；另一方面的原因是只有经过有效测试的芯片才能上市，产品上 市时间对企业来说至关重要，研究结果表明产品上市晚三个月，利润减少1 0 ， 上市晚六个月，利润将减少3 3o a 【5 1 。如何降低测试成本，减少芯片投入市场的时 间，集成电路测试技术的研究有其至关重要的地位。要降低测试成本就必须在设 计过程中考虑电路的可测性，使得设计成为可测性设计。在设计过程中增加测试 电路来降低芯片测试难度的可测性设计技术，能显著提高测试的故障覆盖率，缩 短芯片的测试时间，降低测试对a t e 设备的依赖，所以成为解决集成电路测试难 题的唯一出路。 1 2 可测性设计 集成电路可测性设计方法是一种旨在通过适当的设计重构或调整来提高电路 整体测试性能的辅助设计方法。其核心是通过适当的前期代价来降低产品的测试 成本乃至总体产品成本。但引入可测试性设计的同时也会增加额外的代价，如增 加芯片的面积，降低芯片性能，因为在关键路径上增加硬件会对芯片的性能造成 一定的负面影响。因此采用哪种可测试性设计方法，需要根据实际要求来确定。 可测试性设计方法可分为两类，即a d h o c 方法和结构化的方法【6 】。 1 2 1a d h o c 的可测试性设计方法 这类方法在写入测试数据时仍然保持电路正常工作时的模式，即所有的测试 数据都是通过i o 端口并行写入，电路内部的工作状态也与正常的工作状态相同。 这样的方法必然会导致电路内部的某些节点难以控制或者难以观测，需要增加适 当的结构，在不改变电路逻辑的前提下，提高这些节点的可控性和可观性，如插 入测试点技术等【l 】。a d h o c 由于采用非扫描的可测试性设计方法，需要复杂的自 动测试向量生成( a t p g ：a u t ot e s tp a t t e r ng e n e r a t i o n ) 方法，随着集成电路规模和复 杂度的提高，这种方法已无法满足集成电路测试的要求，而结构化的可测试性设 计方法己成为集成电路测试的主流。 1 2 2 结构化的可测试性设计方法 在结构化的可测试性设计方法中，为使测试按照预先确定的步骤进行，需增 加额外的逻辑和信号。除此之外，被测试电路除了含有正常工作的模式外，还需 增加测试模式。通常结构化的可测试性设计方法可分为基于扫描的可测试性设计 方法和内建自测试方法。基于扫描的可测试性设计方法可进一步分为全扫描设计， 第章绪论 部分扫描设计和边界扫描测试。 1 ) 基于扫描的可测性设计方法 随着集成电路规模的扩大和时序逻辑数目的增加，依靠时序a t p g 方法来进 行测试向量生成所需要的时间将变得不可忍受，同时也会导致故障模拟、故障分 析与测试设备相关费用的增加。一个很自然的想法就是把时序逻辑转化为组合逻 辑然后再进行测试向量的生成。 扫描可测性设计的基本思想就是在测试模式下把时序逻辑中的寄存器单元首 尾相连形成扫描连，每个扫描单元的状态可以通过从扫描输入端串行输入数据来 确定，扫描单元也可以用来捕获电路内部节点的逻辑值，并通过扫描输出端来观 测。扫描可测性设计前后的电路示意图如图1 2 所示： 扫描链相当于把每个寄存器在测试模式下转化为待测电路的“伪”基本输入 和“伪”基本输出端，扫描寄存器的输入输出与待测电路的基本输入输出端有相 同的可控制性和可观测性，大大提高了待测电路内部节点的可控制性和可观测性， 扫描链消除了待测电路内部的时序逻辑，可以通过组合a t p g 方法来生成高效的 测试向量，有效降低了电路在测试向量生成、故障模拟和故障分析等各方面的费 用。 图1 2 扫描可测性设计前后的电路示意图 扫描可测性设计根据是否将所有的时序单元都替换成扫描单元又分为全扫描 可测性设计和部分扫描可测性设计；全扫描可测性设计方法把设计中所有的时序 单元都替换成扫描单元并把他们组成扫描链，对于没被替换地时序单元或没有被 包括在扫描链中的扫描单元来说，在测试模式下它们的输出作为不定态处理；部 分扫描可测性设计通过有选择的把时序逻辑替换为扫描单元，既保证达到一定的 故障覆盖率，又能降低对芯片性能、面积等方面的影响，与全扫描设计不同，部 分扫描中没有被替换成扫描单元的时序逻辑在测试状态下的输出不被假设为不定 态，显然有目的地选择时序逻辑组成扫描链是部分扫描可测性设计的关键。 2 ) 边界扫描【7 j 的可测性设计方法 随着芯片管脚密度的增加，新的封装形式的出现，依靠传统机械式针床的方 式来测试p c b 电路板变得越来越不可行，为了更好的解决p c b 板级的测试问题， 喊入式存储器测试算法的研究与实现 八十年代欧洲i c 制造商组成欧洲联合测试行动组( j e t a g ) 来共同解决p c b 板的 测试问题，随着越来越多的公司加入，欧洲联合行动组改名为联合测试行动组 ( j t a g ) ，j t a g 开发的测试标准被称为边界扫描标准( b o u n d a r ys c a ns t a n d a r d ) ， i e e e 测试技术委员会根据边界标准也制定了相应的板级测试标准i e e e1 1 4 91 虽然这两个标准之间有一定的差别，但通常所说的边界扫描就是指i e e e1 1 4 9l 。 边界扫描通过在芯片的输入输出管脚和内部逻辑之间插入边界扫描单元，井把这 些边界扫描单元依次连成扫描链在正常工作状态下边界扫描单元并不影响芯片 的输入输出，测试模式下可以通过边界扫描单元控制或观测芯片备个管脚的信号。 根据测试标准，不同的芯片中都可以包括相同的可测性设计电路，当含有边界扫 描电路的芯片集成到p c b 板上时可以方便地实现芯片之间的互联测试，芯片与 芯片之间的隔离，芯片的自测试等功能。边界扫描测试标准的制定有利于实现芯 片板级测试的复用，提高了p c b 板的测试效率，降低了测试费用。 图1 3 边界扫描可测性设计示意幽 3 ) 内建自测试 内建自测试( b 1 s t ：b u i l d i n - s e l f - t e s t ) 不通过a t e 设备来加载钡4 试向量和检 测测试响应，而是通过激励电路和测试分析电路来实现。与扫描可测性设计相比， b i s t 晟大的优点在于性能上不受芯片管脚与a t e 设备接口之间电气特性的限制， 能实现“a t s p e e d ”测试。由于产生随机逻辑的测试撒励要么需要很大的存储空间 要么需要很长的测试模拟时间而存储器的测试需要的测试向量非常简单，测试 激励可以通过存储或硬件电路的生成，所以b i s t 广泛用于存储器的测试。 第一章绪论 31 存储器测试的重要性 1 3 存储器测试 传统上，测试技术主要集中在设计的逻辑部分。但随着s o c 成为i c 设计的主 流，新兴技术使得单芯片中集成了更多的嵌入式存储器，从而使嵌入式存储器成 为s o c 中极为重要的组成部分。据统计，在今天的s o c 设计中，嵌入式存储器的 面积大约占整个芯片面积的5 0 6 0 ，如图14 所示。而且随着技术的发展，嵌 式存储器在芯片面积中所占的比例还会更大，根据国际半导体技术蓝图 ( i n t e r n a t i o n a lt e c h n o l o g yr o a d m a pf o rs e m i c o n d u c t o r s ，i r t s ) 2 0 0 1 预测，嵌入 式存储器在s o c 中的面积到2 0 1 4 年将增至9 4 【8 】，如图15 所示。 s o c 中包含嵌入式存储器和数字逻辑部分，嵌入式存储器的测试成品率对整 个s o c 的成品率有很大的影响。由于同普通数字逻辑相比，嵌入式存储器具有结 构致密、缺陷密度大、缺陷级别高等特点，因此存储器的故障模型和普通数字逻 辑的故障模型有很大不同，这决定了嵌入式存储器的测试方法与一般数字逻辑的 测试方法不同。所以，为实现全面的s o c 测试，必须制定一种高质量的嵌入式存 储器测试方法，有效检测嵌入式存储器中的缺陷和故障，从而能够改善整体成品 率并实质性节省测试和制造成本。 图1 4 嵌入式存储器的规模及复杂程度 嵌入式存储器测试算法的研究与实现 年份 图15 嵌入式存储器在芯片中的面积比重 3 2 存储器测试的方法 存储嚣面积比 。重用逻辑面积比 新逻辑面积比 1 ) 存储器直接存取测试 存储器直接存取测试( d i r e o ta o p a $ m e m o r y t e s t i n g ) 原理图，如图1 6 所示。该原 理的核心内容是增加逻辑电路，提供测试设备对存储器的地址选择、数据输入、 数据输出、测试控制的存取机构进行测试。该模型的设计需要增加电路的面积、 原始输入原始输出端口以及具有存储器测试功能的自动测试设备( a t e ) 。因为测 试向量需要存储在昂贵的a t e 内存中，a t e 的性能和测试成本使得直接存取测试 方式对于大容量的存储器并不合适唧。 图1 6 存储器存取测试原理图 第一章绪论 7 2 ) 存储器的宏测试 存储器的宏测试( m a c r ot e s t i n g ) 原理，如图1 7 所示。主要将存储器作为一个 宏模块，利用电路内部的扫描路径及自动测试向量生成( a t p g ) 工具( m e n t o r g r a p h i c 公司的f a s t s c a n 、s y n o p s y s 公司的d f tc o m p i l e r 等) ，生成该宏模块的测试 向量；再通过a t e 在电路外部施加测试矢量。存储器的宏测试适用于对性能要求比 较高的存储器阵列，并且不需要增加额外的逻辑电路，对存储器性能不产生影响【9 j 。 对于较大的存储器，扫描深度较大，宏测试向量的数据量也较大，因此，测试向 量的产生和宏测试都需要较长时间。 扫描、 存储器 宏测试矢量 ，一扫描 电路 逻辑 l l l ，一一， 图1 7 存储器的宏测试 3 ) 存储器内建自测试 存储器内建自测试技术( m e m o r yb u i l d i ns e l f t e s t 。m b i s t ) 的工作原理，是 在存储器外围产生一整套控制电路，包括数据发生、地址发生、控制产生以及结 果比较等电路，实现芯片内置存储器测试模式的自动产生以及测试结果的自动判 别【1 1 1 。其结构如图1 8 所示。芯片外部的控制可以让芯片自动进入内部存储器测试 模式，内嵌的m b i s t 不仅可以自动产生内部测试模式，而且也可以实现并行测试。 由于需要增加额外的逻辑电路，所以，m b i s t 技术的缺点在于增加了芯片面积， 并有可能影响芯片的时序特性。对于不同容量的存储器，m b i s t 电路的规模基本 相同。因此，随着存储器容量的增加，这种方法所增加的芯片面积所占的比例相 对较小，而且这种测试技术还有很多其它技术优势。第一，它可以实现可测性设 计的自动化，自动实现通用存储器测试算法，达到高测试质量、低测试成本的目 的；第二，m b i s t 可以利用系统时钟进行“全速( a t s p e e d ) 测试，减少测试时 陆彗 姒洲啪m 一均n m _ o o o l 嵌入式存储器测试算法的研究与实现 i 日- j t l o ；第三，m b i s t 的测试向量可以在很低成本的测试设备上进行。这些优势使 存储器内建自测试成为目前存储器测试的主流技术【1 2 】。 图1 8m b i s t 电路结构 4 ) 测试方法的比较 本文对目前各种测试方法进行了比较研究。表1 1 列出了各种测试方法在测试 时间、测试数据、测试对象及故障覆盖率等方面的比较结果。 表1 1 各种存储器测试方法的比较 测试方法存储器直接存取测试存储器宏测试存储器内建自测试 布局、增加面积不增加额外逻辑 布局、增加面积 对设计的影响 增加大量i o不需要额# b v oi j o 共享，不增加i o 影响存储器性能不影响存储器性能 影响存储器性能 测试时间较短较长 较短 测试数据测试算法在a t e 中运行测试向量在a t e 中测试算法置于片内 适用对象 中、小容量的存储器较小容量的存储器任意容量的存储器 故障覆盖率 算法相同，故障覆盖率相同 第一章绪论 9 通过比较可以看出，直接存取测试在测试时间及对设计影响方面与存储器内 建自测试相近，但后者不增加i o 管脚，且对自动测试设备( a t e ) 要求较低，则 测试成本较低。直接存取测试与存储器宏测试在对大容量存储器测试时，对自动 测试设备( a t e ) 的测试向量存储能力有较高要求。存储器宏测试不增加额外电路 逻辑和i o 接口的特点，使其适应于对性能要求较高的芯片。可见，对于一般s o c 芯片中规模较大，数量较多的嵌入式存储器，存储器内建自测试是一种高效，低 成本的测试方法。 1 3 3 存储器测试的难点 1 ) 嵌入式存储器测试不同于独立的存储器测试。因为嵌入式存储器直接相连 的i o 管脚很少或没有，导致直接可控制性和可观测性较低。 2 ) 嵌入式存储器测试中过长的测试长度加剧了测试难度。例如，对于1 m b 的 存储器，简单的漫游算法需要几小时的测试时间，用g a l p a t 算法( 跳步算法， 复杂度为4 n 2 + 2 n ，可测试所有地址故障、固定故障、转换故障和耦合故障【l3 】) 则 需要几天的测试时间。因此，外部测试难以实现存储器的高速测试。 3 ) 嵌入式存储器测试中的多种故障类型，如耦合故障、连接性故障、动态故 障等，也加大了测试难度。而且不同的算法所能测试的故障类型有限。 4 ) 随着存储器容量的增加，测试数据越来越大，远远超过了嵌入式存储器测 试中a t e 的处理能力【l 4 l 。 解决以上难点的有效途径是研究采用对嵌入式存储器增加内建自测试电路， 实现不增加额外i o 管脚，采用系统时钟进行全速测试。存储器内建自测试可以兼 容众多测试算法甚至设计用户自定义算法，满足测试不同故障类型的需要。而且 其测试数据的生成及测试过程完成于芯片内部，不依靠自动测试设备( a t e ) 存储， 并对a t e 要求较低。 1 4 论文的主要内容及工作安排 存储器内建自测试因其高速性、可控性及可观测性( 不增加额外管脚) ，成为 目前存储器测试最重要的方法【1 2 】。故障覆盖率、测试时间、算法复杂度及自修复 效率作为衡量存储器内建自测试优劣的重要因素，已成为目前存储器测试领域研 究的热点。 本文从单一单元故障和耦合故障的1 3 种存储器故障类型( 8 4 种故障原语) 的 研究出发，针对每种故障原语提出对应的测试算法，通过这些测试算法的优化合 并，推导出6 5 n m 工艺要求下故障覆盖率高、测试时间少、复杂度低的新型m a r c h 算法，对于用户自定义m a r c h 算法的研究有一定的理论参考价值。之后依据新算 1 0 嵌入式存储器测试算法的研究与实现 法生成了相应的m b i s t 电路，并在优化升级后应用于芯片的设计中。通过 m o d e l s i m 仿真，证明可以实现对存储器故障的测试。对降低存储器测试成本，提 高芯片成品率有着重要应用价值。 本文的结构是： 第一章，绪论，详细阐述了集成电路的可测试性设计以及存储器的测试方法 等背景知识。 第二章，主要介绍了存储器的基本概念以及存储器的故障模型，之后比较了 几种存储器测试算法。 第三章，对存储器测试的m a r c h 算法进行了详细介绍，并比较了几种m a r c h 算法的故障覆盖率和算法复杂度。并对所有单一单元故障及耦合故障推导了对应 的m a r c h 测试算法，之后根据6 5 n m 工艺的特点推导了新的m a r c h2 8 算法。 第四章，设计了基于m a r c h2 8 算法的存储器自测试电路，并在芯片项层应用 中对该电路进行了优化升级。之后基于英飞凌6 5 n m 工艺库对电路进行了仿真验 证。 第五章，对本文研究的结论进行了总结，并对下一步工作进行了展望。 第二章存储器的故障模型及测试算法 第二章存储器的故障模型及测试算法 2 1 1 存储器的类型 2 1 存储器基本概念 存储器是用来存储数字信息的设备。存储的信息可以是操作代码、数据文件 或者是二者的结合。根据特性的不同，存储器可以分为以下五类【l 5 】： 1 ) 动态随机访问存储器( d r a m ) ：密度高，制造成本低。但是访问速度较 慢，需要由存储器控制电路按一定周期对存储器刷新，才能维系数据保存。 2 ) 静态随机访问存储器( s r a m ) ：每_ 位使用6 个晶体管( t r a n s i s t o r ) 组成， 其基本原理是构成两个首尾相接的反相器对数据进行保存，如图2 1 所示 【16 1 。其存取时间短，但制造成本较高，单片难以做到d 洲那样的容量。 因s r a m 具有存取速度高、功耗低的特点，常被作为s o c 芯片中的嵌入式 存储器。本文主要研究的就是这类存储器。 图2 1 静态r a m 单元结构图 b l 3 ) 只读存储器( r o m ) ：非易失性存储器，在芯片制造时，通过对晶体管编 程次性写入信息。通常用来存储芯片中固定的程序或系统程序。 4 ) 可擦除只读存储器( e p r o m ) ：非易失性存储器，现场可编程，使用紫外 线对存储内容进行擦除。不需要电力来维持其内容，非常适合用作硬件当 中的基本输入输出系统( b i o s ) 。 5 ) 电可擦除只读存储器( e e p r o m ) 及闪存( f l a s hm e m o r y ) ：两者同为非 易失性存储器，通过电对存储内容现场编程。e e p r o m 典型应用于如电视 机、空调中，存储用户设置的参数。f l a s h 的存储容量更大、读写速度更快， 主要被用作目前电子词典、m p 3 、p d a 等数码产品的存储设备。 1 2 嵌入式存储器测试算法的研究与实现 2 1 2 存储器的功能模型 一般来说，随机存储器的功能模型和通信关系，如图2 2 所示【l4 1 。功能模型中 存储单元以阵列形式排列，阵列周围是周边电路。在图2 2 中，存储阵列是r x c 位， 周边电路是存储器地址寄存器( m a r ) 、行列解码器、灵敏放大器、写驱动器和 存储器数据寄存器( m d r ) 。解码器对m a r 中的地址信息进行解码，确定要存取 单元的行和列，再采用写驱动器和灵敏放大器分别进行写和读，要写入存储器和 从存储器读出的数据都存储在存储器数据寄存器中。对于d r a m ，还应包括一个 刷新逻辑模块。 存储阵列呈现行列分布。每个字线上的单元以行排列，存取操作通过字线w l 选择行，再通过位线b l 选择列，这样就选中要读写操作的单元。每次读写操作只 对每列中的一个单元作用。 2 2 1 存储器的缺陷 图2 2 存储器的功能模型 2 2 存储器的缺陷和故障模型 存储器的缺陷类型包括材料的丢失、杂质的出现、c m o s 栅氧断裂等1 0 】。如 图2 3 所示，( a ) 是金属与栅氧连接断裂，( b ) 是金属断裂，( c ) 是金属间短路。 第二章存储器的故障模型及测试算法 隧篱 露鬻 羹雾 ( c ) ( a ) 金属与栅氧连接断裂，m ) 金属断裂：( c ) 金属短路 黼2 , 3 制造中产生的各种存储器缺陷 2 2 ，2 存储器的故障类型 存储器测试应能够在一定的测试时间内得到可能的最佳故障覆盖率。由于对 存储器单元进行物理检测是不现实的，唯一可行的办法是将待洲存储器的访存结 果与认定无故障的存储器的访存结果做比较，这就需要将物理故障模型转化为逻 辑故障。 如前文所述，存储器电路可以分为存储单元阵列及周边逻辑( 地址译码电路 和读，写逻辑等) 两大功能模块。这些模块具有不同的结构。根据存储器缺陷所处 的位置，通过功能级的分析，可以建立如下存储器功能故障模型1 1 - 2 0 i 。 1 阵列故障类型 ( 1 ) 固定型故障 存储器的固定型故障定义为：使得存储单元恒定地存储1 或0 的功能性故障， 既s t u c k - a tf a u l t 简称s a f 。存储单元$ a f 故障描述如图2 4 所示，图中存储单元 按触发器模型表达，状态为1 或者0 状态无法发生变化。检测s a f 故障需要 对存储器的每一个存储单元写入0 ( 或1 ) ，然后读出操作结果，检查是否正确。 嵌入式存储嚣女9 试算法的研究与实现 s m e k 玳0 故障 s t u c k a t1 故障 圈2 4s t u c k - a t 0 i 故障表示 ( 2 ) 变迁故障 当某一个存储单元不能从0 状态变迁到l 状态( f ) 或者不能从l 状态变迁 到0 状态( 1 ) ，就用变迁故障来描述，如图2 5 所示。 回”4 固。汰。 幽25 变迁故障 变迁故障是s a f 故障的一种特殊形式，但不能用s a f 来模型化。因为存储单 元只可能具有f 或者l 变迁故障中的一个，而不能二者兼具。这就是说某单元可 能具有j 变迁故障，但是此单元从0 变迁到状态l 却是正常的，因此该单元可能 保持在状态1 表现出固定型l 故障的特性，如图2 6 所示。要检测出变迁故障， 应使存储单元经历o - l 和1 - 0 变迁，并检查结果。 t t # 4 i # 口0 _ l 女t 自$ 炼日 圈2 6 变迁故障状态图 ( 3 ) 耦合故障 存储器由于结构上的致密性其中一个存储单元的状态可能因为其他单元状 态的改变而变化，描述这种现象的故障称为耦合故障( c o u p l i n g f a u l t ) 。耦合故障 有三种形式： 反向耦合 一个存储单元的状态引起其他单元状态值变反的现象，用c f i n 来表示，如图 27 所示。 第二章存储器的故障模型及测试算法 j i 一+ l c e l l m - _ 固+ 田 一，漱 幽27 反向耦台故障 同势耦台 一个单元的状态变化引起其他单元状态值变为一特定的逻辑值的现象为间势 耦台，如图28 所示。我们用c f i d 来表示同势耦合。 0 1 c i 圃+ 墨团田 漱、。，一，黻 目2 8 同势耦台故障 状态耦舍 状态耦台故障( c f s t ) 是耦台故障的特殊形式，描述的是一个单元的确定状态 导致另一个单元处于特定状态的现象。 以上的3 种耦合故障本文部用两单元耦合来表示，它仪仪是多单元耦台故障 的特殊例子。多单元耦台故障的模型和检测要复杂的多，因为多单元相互作用的 方式里多样性。因此，本文只研究单一的两单元耦合问题。 ( 4 ) 数据保持故障 数据保持故障( d a t a r e t e n t i o nf a u l t ，d r y ) 是指一个存储单元在写入数据后， 无法对数据进行一定时间保持的故障。 ( 5 ) 相邻单元桥接故障 桥接故障( b r i d g i n gf a u l t ，b f ) 是指存储器单元因为桥接而产生的故障，通 常只考虑相邻存储单元的桥接故障。 ( 6 ) 图形敏感故障 圈2 9 邻居图形敏感故障 存储单元因阵列中其他单元的不同操作导致状态不正确，描述这种现象的故 障称为图形敏感故障( p a t t e r ns e n s i t i v ef a u l t s ，p s f ) 。造成p s f 的主要原因是高密 度存储单元闻的相瓦t 扰。常见的有邻屈图形敏感故障( n e i g h b o r h o o dp a t t e m 1 6 嵌入式存储器测试算法的研究与实现 s e n s i t i v ef a u l t s ，n p s f ) 。如图2 9 所示。 n p s f 分为主动、被动和不动三种类型。检测p s f 的过程实际上也包含了检测 其他存储器故障的过程。这类故障的测试图形非常复杂， 随着存储器的发展，此类故障将是未来存储器主要的故障类型。 2 周边逻辑故障类型 除了存储器阵列外，周边逻辑也需要测试。周边逻辑的主要故障有 ( 1 ) 地址译码电路功能故障 一般根据功能对地址译码逻辑故障( a d d r e s sd e c o d e rf a u l t ，a f ) 进行分类。 一 1 个地址不能访问与其对应的存储单元。 一1 个单元不能被任何地址访问。 1 个地址访问到多个单元。 一1 个单元被多个地址访问。 ( 2 ) 读写逻辑电路功能故障 一 写放大器或写驱动电路的输出线发生固定型故障。故障表现和存储单 元固定型故障相同。 _ 相邻数据输入输出线之间发生桥接故障。故障表现和存储单元的耦合 故障相同。 由于存储器单元阵列占整个存储器面积的8 0 左右，而且译码逻辑电路和读 写逻辑的故障可以等价映射为存储单元的某种故障。因此现有文献对存储单元故 障的研究较多，而对地址译码电路和读写逻辑的故障关注较少。 2 3 1 故障原语的定义 2 3 存储器的故障分析 故障原语【2 1 】( f a u l tp r i m i t i v e ，f p ) 采用s 、f 、r 的组合 来表示存 储器的故障行为。其中，s 描述触发存储器故障行为的操作或状态，s f 0 ，1 ，0 w 0 ， 1 w l ，0 w l ，1 w 0 ，r 0 ，r l ，分别表示存储器状态o ，状态1 ，o 写0 ，1 写1 ，o 写1 ，1 写0 ，读o ，读1 ：f 描述有故障单元的行为或状态值，f 0 ，1 ，下，j r ) ，t ( 上) 表示 上升( 下降) 传输；r 描述存储器读操作的输出结果，r e 1 ( 上升转换) 或1 0 ( 下降转换) 。 故障原语表示为： ， 。 4 ) 写干扰故障( w r i t ed i s t u r bf a u l t ，w d f ) 嵌入式存储器测试算法的研究与实现 当某个存储单元进行写操作时，一个本身不改变存储数据的写操作反而使得 存储单元数据发生跳转，这种故障成为写干扰故障。例如，单元数据为0 时，对 其进行写0 操作，使得存储单元的数据从o 跳转为1 。 故障原语表示为： ， 。 5 ) 读破坏故障( r e a dd e s t r u c t i v ef a u l t ，r d f ) 对某个存储单元进行读操作时，引起该单元状态的改变( 0 变l 或1 变0 ) ，并且 该读操作将改变之后的值读出。例如，单元数据为0 ，对其进行读操作，使其数据 跳转为1 ，并读出l 。 故障原语表示为： ， 。 6 ) 错误读故障( i n c o r r e c tr e a df a u l t ，i r f ) 对某个存储单元进行读操作时，该存储单元状态没有发生变化，但读出的数 据发生错误。例如，某单元数据为0 ，对其进行读操作，单元数据并不发生改变仍 为0 ，但读出的数据为1 。 故障原语表示为： 、 7 ) 伪读破坏故障( d e c e p t i v er e a dd e s t r u c t i v ef a u l t ，d r d f ) 对某个存储单元进行读操作时，引起该单元状态的改变( 0 变1 或1 变0 ) ，并且 该读操作将改变之前的值读出。例如，单元数据为0 ，对其进行读操作，使其数据 跳转为1 ，但是读出的数据仍为正确的值0 。与r d f ( 读破坏故障) 的不同之处在 于不影响本次读出的结果【z 2 1 。 故障原语表示为： ， 。 8 ) 地址译码失效( a d d r e s sd e c o d e rf a u l t ，a d f ) 地址译码失效包