（微电子学与固体电子学专业论文）系统芯片（soc）测试结构与内建自测试技术研究.pdf

摘要 摘要 随着集成电路进入系统芯片时代，集成电路的测试面临着日益严峻的挑 战。与传统的a s i c 测试方法不同，s o c 的测试面临着更大的困难。内建自测 试是一种片上实现的致力于测试的电路，相对于其它的可测性设计手段，内建 自测试技术有着诸多优点：能够实现a t - s p e e d 测试，更短的测试时间，降低对 a t e 的要求，使测试趋于自动化和智能化。 本文对s o c 的测试结构和基于内建自测试的系统芯片级测试方法进行了探 讨。提出了一种改进的安全控制测试环单元的设计，相比于其它的测试环单 元，该测试环具有快速，安全的特点，不影响电路的故障覆盖率，同时可减少 测试时的功耗。 论文提出内建自测试i p 核的概念，并且完成了一种内建自测试l p 核的架 构设计与模块设计。在内建自测试核的架构设计中主要包括以下几种机制： 变长可重复播种机制，i p 核级随机测试图形共享机制，t a m 测试访问机制，芯 片级测试资源调度与控制机制，可复用b i s ti p 核本身的测试机制。其中变长 可重复播种机制和i p 核级随机测试图形共享机帝4 可以用来减少s o c 的测试时 间。而测试访问机制则以我们提出的改进的安全控制测试环单元为基础，采用 了一种基于三态总线的测试结构。b i s ti p 核中的芯片级测试资源调度与控制机 制则可以通过外部的测试指令完成对s o c 中各i p 核或用户定义逻辑( u d l ) 的测试行为进行调度和控制。同时考虑到在生产制造过程中b i s ti p 核模块本 身也可能存在故障，因此首先使用扫描测试的方法对b i s ti p 核进行测试，在 确认b i s ti p 核无故障的前提下再启动b i s ti p 核对整个s o c 进行测试。在架 构设计的基础上，采用参数化的设计方法完成了b i s ti p 核的模块设计。在一 种典型配置下，使用s m i c0 1 8 u r n 工艺库对其进行综合，整个b i s ti p 核约为 1 2 0 0 0 门。 论文最后对变长可重复播种和i p 核级随机测试图形共享这两种机制的基本 原理和具体应用方法进行了细致的讨论，并利用i s c a s 8 5 和i s c a s 8 9 等标准 测试电路进行实验仿真。实验结果表明这两种方法均能有效地降低测试时间， 其比例分别达到2 8 6 和3 3 7 9 。 关键词：系统芯片内建自测试可测性设计测试i p 核 摘要 a b s t r a c t w i mi n t e g r a t e dc i r c u i t sc o m ei n t ot h ee r ao f s y s t e m - o i 1 一a c h i p t e s t i n go fi c si s f a c e dw i t hm o r ea n dm o r ec h a l l e n g e c o m p a r e dt ot h et e s to ft r a d i t i o n a la s i c s ，s o c t e s t i n gi sm u c hm o r ed i f f i c u l t 。b u i l t - i ns e l f - t e s t 圆i s t ) i sam e t h o dt h a tr e a l i z e st h e t e s t i n gc i r c u i tw h o s ea i mi st ot e s t i n gt h ec i r c u i to nt h ec h i p c o m p a r e dt oo t h e r d e s i g n - f o r - t e s ts o l u t i o n ，b i s tt e c h n i q u eh a sm a n ym e r i t s i tc a nc a r r yo u ta t - s p e e d t e s t ，n e e d sl e s st e s t i n gt i m e ，r e l i e v e st h er e q u i r e m e n to fa t l t o m a t i o nt e s te q u i p m e n t ( a t e ) ，a n da l s oa u t o m a t i z e sa n di n t e l l i g e n t i z e si ct e s t i n g t h i st h e s i sm a i n l yd i s c u s s e ss o ct e s t8 t l l l c t u i sa n db i s t - b a s e ds o ct e s t m e t h o d s w ep r o p o s e dai m p r o v e ds a f e c o n t r o l l e dt e s tw r a p p e rc e l l 。c o m p a r e dt ot h e o t h e r s ，p r o p o s e dw r a p p e rc e l l h a st h ec h a r a c t e r so fr a p i da n ds a f e , a n dw i l ln o t r e d u c e dt h ef a u l tc o v e r a g eo f c h i p a l s oi tc a nr e d u c et h ep o w e rd u r i n gt e s t i n g i nt h i st h e s i s ，w ep r o p o s e dt h ec o n c e p t i o no fb i s ti pc o r e a n dt h e n a c c o m p l i s h e dt h es t r u c t u r ed e s i g na n dm o d u l ed e s i g no fak i n do fb i s t1 pc o l e t h e s t r u c t u r eo fo u rb i s ti pc o r em a i n l yi n c l u d ef o l l o w i n gf i v em e c h a n i s m s t h e r ea r e 1 e n g t hv a r i a b l er e s e e dm e c h a n i s m ，i f - c o r el e v e lp s e u d or a n d o mt e s tp a t t e r ns h a r i n g m e c h a n i s m ，t e s t a c c e s s - m e c h a n i s m ，c h i p - l e v e lt e s t r e s o u r c es c h e d u l ea n dc o n t r o l m e c h a n i s m ，t e s t i n gr e u s a b l eb i s ti pc o r em e c h a n i s m ，b e t w e e nt h e s ef i v e ，t h ef i r s t t w om e c h a n i s m sa r cd e d i c a t e dt or e d u e e dt e s t i n gt i m e o fs o c t e s t - a c c e s s m e c h a n i s mo fo u rb i s ti fc o r ei sb a s e do nt h ei m p r o v e ds a f e c o n t r o l l e dt e s tw r a p p e r c e l lw ep r o p o s e d ，a n da d o p t sak i n do ft r i s t a t et e s tb u ss t r u c t u r e c h i p l e v e lt e s t r e s o u r c es c h e d u l ea n dc o n t r o lm e c h a n i s mm a i n l yi nc h a r g eo ft h ec o n t r o lo fi fc o r e s a n du s e r d e f i n e d l o g i cd u r i n gt e s tm o d eb yt h ee x t e r n a lt e s ti n s t r u c t i o n s i nt h e m e a n l l m e c o n s i d e r i n g 也ed e f e c t sm a ya l s oe x i s t e di nt h eb i s ti pc o r em o d u l e d u r i n gc h i pm a n u f a c t u r e ，s ow ef i r s t l ya p p l ys c a nt e s tt ot h eb i s ti pc o r ei t s e l f a f t e r v e r i f i e dt h eb i s ti pc o r ei sf a u l t l e s s w es t a r tu pb i s ti fc o r et ot e s t 也ew h o l es o c a f t e rt h es t r u c t u r ed e s i g n ，w ec o m p l e t et h em o d u l ed e s i g no ft h i sb i s ti pc o r eu s i n g p a r a m e t e r i z e dd e s i g nm e t h o d t h eb i s ti pc o r ei sa b o u t1 2 0 0 0g a t e sw i t hat y p i c a l c o n f i g u r a t i o ns y n t h e s i z e db ys m i co 1 s u mt e c l i n i q u e ： t h et h e s i si se n d e db yt h ed i s c u s s i o no f b a s i sp r i n e i p l ea n dd e d i c a t e da p p l i c a t i o n m e t h o do f t h el e n g t hv a r i a b l er e s e e dm e c h a n i s ma n di p c o r el e v e lp s e u d or a n d o mt e s t p a r e ms h a r i n gm e c h a n i s m w eu s el s c a s 8 5a n di s c a s 8 9a sb e n c h m a r k sa n dd o t h es i m n l a t i o n r e s u l t so fe x p e r i m e n t ss h e wt h a tt h c s et w om e t h o 出w i l lb e t hs a v e t e s t i n gt i m ee f f e c t i v e l y , t h er e d u c t i o nr a t e sa r c2 8 6 a n d3 3 7 9 r e s p e c t i v e l y k e y w o r d s ：s y s t e m - o n - a - c h i p ，b u i l t - i ns e l f - t e s t ，d e s i g n f o r - t e s t , t e s t i n g 口c o r e v 第一章引言 第一章引言 本章从系统芯片s o c 的测试挑战开始，讨论s o c 的可测性设计和内建自 测试技术的应用价值，最后介绍了论文的组织形式。 i i 系统芯片s o c 的测试挑战 由于s o c 的设计模式不同于以往大规模集成电路的垂直设计模式。所谓的 垂直设计模式，是指设计公司独立完成从功能、电气规格到行为级、r t l 级、 门级和版图级的全部设计过程。而在s o c 的开发流程中，s o c 的集成厂商更多 地倾向于选择来自于第三方的i p 核来构建芯片系统。s o c 这种特有的设计模式 和规模巨大的集成规模给测试带来了多方面的困难。 ( i ) s o c 设计方法学带来的挑战。由于i p 核的供应商和s o c 的集成商是 不同的公司，考虑到知识产权保护的因素，i p 核供应商不太可能向s o c 集成商 提供i p 核的全部设计信息，因此作为口核的使用者，s o c 集成商只能对i p 核 进行某种程度上的黑盒测试，这样就很难对测试进行合理的优化。 ( 2 ) i p 核及其测试方法的多样性带来的挑战。s o c 设计方法是基于口核 复用的。就i p 核的提供形式而言，包括软核、固核、硬核三种。就电路的类型 而言，可以分为数字逻辑核、存储器核、模拟混合核，甚至r f 模块。就功能 而言，又包括d s p 核，处理器核，多媒体核及时钟模块等。不同的i p 核对测 试有着不同的要求，因此在s o c 的测试中将广泛应用到包括边界扫描，扫描设 计，内建自测试在内的各种测试方法。如何对种类众多的i p 核选择其合适的测 试方法，以及如何分配已有的测试资源就成为很大的问题。 ( 3 ) 超深亚微米工艺技术带来的挑战。随着v l s i 的特征尺寸达到1 0 0 r i m 以下，传统的故障模型受到严峻挑战。在传统的集成电路测试的过程中，通常 考虑的故障模型为固定型故障模型。然而，随着硅集成工艺特征尺寸的按比例 缩小，诸如延时故障，参数故障，i d d q 故障等故障类型被摆到更加显要的位 置。同时系统芯片中的噪声、信号完整性以及串扰等现象在超深亚微米时代变 得愈加不可忽略，它们给s o c 的测试带来了新的课题。不仅如此，新的故障类 型和各种超深亚微米的现象也给现有的测试评判标准和自动测试图形生成方法 提出挑战，由此又导致了相关e d a 工具的开发问题。 ( 4 ) 对内嵌芯核的测试访问和测试隔离。传统的i c 往往可以提供独立的 引脚用于测试时进行访问，但是在s o c 的设计中，内部芯核不易通过物理方法 进行访问，需要借助一些其它的途径。而在对一个芯核进行测试的时候，如何 对其进行隔离，使其不受周围芯核的影响，同时也不影响到其它芯核，也是需 第一章引言 要特别考虑的一个难题。 ( 5 ) s o c 的测试集成和优化问题。s o c 的测试包括对i p 核、用户定义逻 辑( u d l ) 以及互连的测试。相对于传统i c 的，s o c 的集成度更大，使用到 的测试方法更多，因此相应的测试集成和优化问题也变得更加复杂。 ( 6 ) s o c 的测试时间和测试功耗问题。在集成电路进入系统芯片时代， 测试面临着两个严峻问题：一是测试的信息量爆炸式的增长，二是测试的功耗 显著增加。减少测试时间是一个永恒的课题，它直接影响着测试的成本。一般 来说，电路测试时的功耗比正常工作时的功耗大，因此考虑到芯片的可靠性， 在测试资源调配时，必须考虑到功耗的约束条件。这样，测试时间的最小化和 测试最大功耗约束就成为一对矛盾，需要折衷考虑。 1 2 系统芯片s o c 的可测性设计 随着集成电路技术的发展，测试问题已成为s o c 开发过程中的重要瓶颈之 一。由于集成电路的复杂度和工艺复杂度的提高。使得自动测试设备越来越不 能满足集成电路测试的要求。根据i t r s 9 9 1 预测，如果不采用有效的可测性 设计技术，到2 0 1 4 年a t e 设备的成本将会超过2 0 兆美元，届时测试一个晶体 管的成本将超过制造一个晶体管的成本。因此，在设计的过程中就因考虑到测 试的问题，通过适当地增加一些测试电路来提高电路的可测性，极大地降低测 试成本，从而在测试成本和制造成本中进行合理的折衷，降低总的开发成本， 这也是提出可测性设计概念的初衷之一。 与传统的a s i c 设计方法学相比，基于s o c 的设计方法学给测试带来了更 大的挑战，需要新的测试结构和可测性设计策略。s o c 设计的一个显著特点是 i p 模块的设计复用。根据这个特点，我们可以把s o c 的可测性设计分为i p 核 级的可测性设计技术和芯片级的可测性设计技术。m 核级的可测性问题需要解 决针对不同的i p 核( 包括数字核，模拟核，存储器核等) 分别对它们进行可测 性设计，其中使用到的手段和传统的可测性设计方法类似。和传统的可测性设 计不同的是，i p 核的输入输出并不是芯片的i o ，因此在测试时并不能像传统 的方法那样直接通过外部的i o 进行访问，需要做一些特殊的处理，如对数字 逻辑核模块添加测试环( t e s tw r a p p e r ) 。同时测试环的另外一个用途是在测试 模式下使被测口核与外部电路进行隔离，使得它们不相互影响。在芯片级的可 测性设计方法中，主要的研究方向包括；s o c 的测试集成和优化，系统级测试 划分，s o c 的可测试结构研究，s o c 的测试访问和测试控制等。 第一章引言 1 3 内建自测试技术的应用价值 在资本、技术协调发展的今天，s o c 测试方案的选择必须在测试成本、故 障覆盖率、制造成本、成品率之间进行平衡。顾名思义，内建自测试【2 】( b u i l t - i n s e l f - t e s t ，简称b i s t ) 是指在电路内部实现用于测试的电路。通常包括测试 图形产生、测试响应分析和测试控制器三个部分。 相对于许多其它的可测性设计手段，内建自测试技术有着许多显著的优 点。如：能够实现a t s p e e d 测试，更短的测试时间，降低对a t e 的要求，使测 试走向自动化，智能化。另外，通过b i s t 还可以检测到一些片外的a t e 无法 检测到的故障，如：总线延迟故障，信号完整性的测试。在数字逻辑电路的 b i s t 实现中，通常是在芯片上增加一个伪随机向量发生器用以产生伪随机的测 试向量，另外通过一个分析测试结果的响应分析器，而整个测试行为是通过测 试控制器来进行控制的。在逻辑内建自测试中，仍然是采用基于扫描的测试结 构，只不过在b i s t 过程中，由于测试响应分析和测试生成都是在片上完成 的，因此可以允许更多数量的并行扫描链，而不再受到芯片i o 数目的限制， 例如，通常使用的扫描设计中，一条扫描链的长度往往超过1 0 0 0 ，而在逻辑内 建自测试过程中，扫描链的长度通常仅为几十，这样就极大的降低了测试时 间，并且突破了a t e 的存储容量的限制。 存储器的内建自测试方法是b i s t 应用的一个最典型的场合，由于存储器 的规模巨大，且结构非常规则，这样相对于逻辑电路的内建自测试来说，针对 存储器的b i s t 方法开发起来更容易，也更高效。在s o c 设计时代，存储器将 得到越来越多的应用，有数据表明，未来l o 年，片上存储器的面积将占到整个 s o c 的8 0 。而对存储器数据的管理将成为s o c 开发中的一个核心内容。当 前，基于m a r c h 族的存储器测试算法已经得到了广泛的应用，成为大规模嵌入 式存储器测试的首选，近年来，s y n o p s y s ，m e n t o rg r a p h i c s 等e d a 公司也相继 推出了能够实现m e m o r y b i s t 自动综合的工具。 在模拟集成电路的测试领域，内建自测试技术也是今天学术界研究的热 点。由于模拟信号的连续性，故障模型难以定义，而且模拟信号很难进行控制 和观测，模拟混合电路相对于数字电路来说，测试更加困难，测试成本也较 高。通常如果一个芯片中包含模拟模块的话，就不得不使用昂贵的混合信号测 试仪来进行测试，极大地增加了测试的成本。l o g i cv i s i o n 是s o c 测试解决方 案方面的领导厂商，致力于各种b i s t 口核的开发，其中一个典型的产品就是 p l lb i s t 。在商品经济高度发展的今天，能够实现产品化无疑是模拟集成电路 内建自测试技术广阔发展前景的最好注解。 第一章引言 1 4 论文组织 本文的结构如下：第二章介绍集成电路测试领域和可测性设计方面的基本 概念和方法。第三章对s o c 的内建自测试技术进行了详细的分析，分别对逻辑 电路，嵌入式储存器和模数混合信号电路的内建自测试方法进行论述。介绍了 i e e ep 1 s 0 0 嵌入式内核测试标准，并讨论了核级测试在s o c 芯片中的集成。第 四章为论文的主体，从内建自测试i p 核的概念出发，结合测试结构的研究，完 成一种可复用内建自测试i p 核的架构设计和模块设计。在b i s ti p 核的架构 中，我们提出了变长可重复播种机制和球核级随机测试向量共享机制，用以减 少测试时间，实现测试资源的复鬼；提出了一种改选的安全控翩测试环的设 计，并采用了一种基于三态总线的测试访问机制，减化了测试控制；同时讨论 了在内建自测试口核中的测试资源调度与控制方式，并且考虑到内建自测试i p 核本身的测试机制。最后，用硬件描述语言完成了各个模块的参数化设计，并 对各个模块进行了验证和综合。第五章针对内建自测试i p 核架构中变长可重复 播种机制和随机测试图形共享机制这两种机制如何减少s o c 测试时间进行评 估，应用1 s c a s 8 5 和】s c a s 8 9 等标准测试电路进行实验仿真，实验结果表明 这两种机制能够有效地减少测试时间。第六章为论文的总结和展望。 第二章集成电路的测试与可测性设计基本概念 第二章集成电路的测试与可测性设计基本概念 本部分首先对集成电路测试的一些基本概念进行描述，包括：测试与验 证，集成电路测试的分类，故障模型与故障生成算法等。然后阐述了集成电路 可测性设计的基本概念，对a d h o c 可测性设计技术，边界扫描测试，扫描可 测性设计，内建自测试等基本的可测性设计方法进行介绍。最后简单的提及了 集成电路测试领域的相关标准与国际组织。 2 1 集成电路测试的基本概念 从测试与验证的区别，集成电路测试的分类，故障模型与测试生成算法等 几方面对集成电路测试的基本概念进行了阐述。 2 1 1 测试与验证 通常人们提到测试往往容易和另外一个概念发生混淆，这就是验证。诚 然，测试和验证有着一定的共性，它们的目的都是为了保证得到一个好的符合 要求的产品。但是，验证主要是指检验电路的逻辑、功能、时序等是否满足在 设计前提出的规范。验证的内容一般是面向功能和时序的，是为了检查设计过 程中的错误。在集成电路设计过程中，传统意义上的各种仿真( 行为仿真， r t l 级仿真，门级仿真，版图后仿真等) 就是验证的过程，现代验证方法学中 的形式验证又包括等价验证( e q u i v a l e n c ec h e c k i n g ) 和模型检验( m o d e lc h e c k i n g ) 。 和验证不同，测试的目的是为了检测芯片制造中出现的缺陷。由于存在工 艺不确定性，光刻偏差，硅片的杂质等各种各样的因素，正确的设计并不能保 证合格的无故障的产品，因此在产品流入市场之前必须经过严格的测试。测试 是产品质量的重要保证，只有经过充分测试的产品才能交付用户使用。 2 1 。2 测试的分类 集成电路的测试大致可以分为三类：功能测试、结构测试和参数测试。 2 1 2 1 功能测试 功能测试是为了测试一个电路在功能上是否符合设计的要求，其中包括对 电路的逻辑和时序的正确与否进行确认。功能测试通过在待测电路的输入端加 入激励，然后在输出管脚上观察输出响应并与正确的期望值进行 e 较来判定电 路的功能是否正确。考虑到现代v l s i 技术中的i o 数很大，不可能对规模较大 的电路进行完备的功能测试，或者说要进行完备的功能测试所花费的时间是无 法忍受的。显然，功能测试并不能满足现代v l s i 电路对测试的要求，但是对 第二章集成电路的测试与可测性设计基本概念 于一个成熟的产品，做必要的功能测试又是必须的。因此，在更多的情况下， 功能测试是作为一种辅助测试手段出现的，它和其它的测试方法结合起来使用 将给芯片带来更高的故障覆盖率。另外，在模拟电路的测试领域，功能测试仍 然发挥着巨大的作用。需要指出的是，在芯片设计过程中的模拟和验证都是围 绕着电路的功能来进行的，因而可以归入广义的功能测试的范畴。 2 1 2 2 结构测试 和功能测试不同，结构测试并不以集成电路的具体功能为出发点，它用一 种抽象的方法对电路中的故障进行建模，即建立故障模型。对于已经建立好的 故障模型，再通过测试向量生成算法来得到能检测到这些故障的测试向量，直 至满足一定的故障覆盖率。因此，在结构化的测试方法中，对故障的准确建模 和快速高效的自动测试图形生成( a u t o m a t i ct e s tp a t t e r ng e n e r a t i o n ，简称 a t p g ) 算法就成为两个关键因素。在结构测试中，最常见的故障模型为固定0 ( s t a c k - a t 一0 ) 故障和固定1 ( s t a c k - a t - 1 ) 故障。而在测试向量生成算法中，通 常采用的是单故障模型，即假设电路在某一个时刻仅仅存在一个故障。以固定 型故障为例，对于一个包含n 个节点的电路，每个节点都可能出现s t a c k a t 一0 和 s t a c k a t 1 ，因此在单故障模型下需要考虑出现故障的情况为2 n 个；而在多故障 模型下，每个节点都可能出现s t a c k a t 一0 ，s t a c k - a t - 1 以及无故障模式，n 个节点 共有3 “种组合，减去所有节点都不存在故障的情况，出现故障的情况数为3 “一 l ，这样就使问题变成了一个n p 问题，复杂度急剧上升。有研究结果表明，在 能够对单故障达到高覆盖率的前提下，对多故障同时也有极高的覆盖率。 结构测试的这种故障模型抽取，然后再进行故障模拟得到测试向量的方 法，为现代e d a 技术广泛支持。当今的集成电路测试和可测性设计大多是以此 为依托。 2 1 2 3 参数测试 顾名思义，集成电路的参数测试是通过对参数进行测试和分析从而判定电 路是否出现故障，是否满足参数指标。参数测试在模拟集成电路的测试中占有 重要的地位【3 ，如p l l 的j i t t e r 钡4 试，a d c 的s n d r 、s f d r 、i n l 和d n l 等 重要参数的测试。随着工艺进入超深亚微米时代，故障类型出现多样化，数字 系统的测试也更加依赖于参数测试，当前最广泛使用的是i d d q 测试。i d d q 测试 是通过测量c m o s 电路的静态电流来确定电路是否存在异常。由于c m o s 电路 中的p m o $ 和n m o s 通道总有一支在静态时是关闭的，c m o s 电路的静态电流 几乎为零。当电路中出现桥连或开路故障时，由于c m o s 结构的拓扑关系出现 改变，很有可能在某一组输入的激励下找到一条从电源到地的通路，那么静态 电流就会出现显著的增加，这时只要外部a t e 或片上( o n c h i p ) 的电流测试电 6 第二章集成电路的测试与可测性设计基本概念 路感应到电流的变化，就可以判定电路出现了故障。i d d q 测试的最大的优点是 故障的传递极其方便，其故障传递的路径为从电源( v d d ) 传到地( g r i d ) ，因 此很容易就能找到一条敏化通路，而在固定型故障模型中敏化通路寻找则需要 复杂的算法才能得以实现。因此，i d d q 测试已经作为一种主要的辅助测试手 段，受到越来越多的关注；另外，i d d q 测试还能对芯片进行可靠性测试。 深亚微米工艺技术下的参数测试也给自测试带来了新的课题。最近，已经 有人考虑使用片上的参数测试电路对s o c 中的嵌入式存储器进行速度测试 4 1 1 5 。而在模拟集成电路的可测性设计方面，用内建自测试的方法实现p l l 电 路的j i t t e r 测试也是当前研究的一个热点。随着系统集成的规模越来越大，芯片 的静态电流也相应变大，使得 d d q 测试面临着失效的危险，在片上实现经济可 靠的 d d q 自测试电路就显得很有意义。 2 1 3 故障模型与测试生成算法 在集成电路的制造过程中，存在着众多的工序，在深亚微米工艺技术时 代，一个芯片的实现要经过上百个工序，其中每一个步骤都有可能造成物理缺 陷。其中主要的缺陷类型包括：硅片缺陷，光刻缺陷，掩模版缺陷，腐蚀缺陷 和氧化缺陷等等。这些种类不一的缺陷类型又带来的不同的电气缺陷类型， 如：连线短路，连线开路，晶体管关断，驱动能力变化，漏电流变化等。 注意到，无论是物理缺陷还是电气缺陷都是难于进行表征的，因此有必要 将这些缺陷类型抽象到逻辑故障级别。常用的逻辑故障类型包括：固定型故障 ( s t u c k a tf a u l t ) ，延迟故障( d e l a yf a u r ) , 桥连故障( b r i d g ef a u l t ) 等。在得到逻辑 级别的故障模型的前提下，就可以采用结构化的测试方法来生成测试向量，并 得到这些逻辑故障的测试覆盖率。 常用的自动测试图形生成算法包括： d 算法 p o d e m 算法 f a n 算法 d 算法【6 】是由m m 公司的罗思f r o t h ) 在1 9 6 6 年首先提出的一种测试向 量生成算法，它提出一种d 立方的概念，通过对d 立方的传播、驱赶、蕴含， 寻找到一条故障的敏化通路，然后得到测试向量。d 算法理论上已经得到证 明，它对任意非冗余组合电路均可找到任意故障的测试向量。 p o d e m 算法1 7 】是在d 算法基础上的一种改进算法，在d 算法中，进行敏 化通路的选择随意性很大，尤其是考虑多通道敏化时各种组合的情况太多，然 而真正的有效的选择往往较少，因此做了大量的不必要的返回操作。p o d e m 算法在此基础上增加了一些启发性的手段，大大提高了算法的效率。 第二章集成电路的测试与可铡性设计基本概念 f a n 算法 8 】由e l 本学者f u j i w a r a 和s h i m o n o 于1 9 8 3 年提出，与p o d e m 算法相比，它能及早发现不存在解的情况，进一步减少无效的选择和返回的次 数，提高了测试生成的效率。 故障模型的确定和a t p g 算法共同构成结构化可测性设计的基石，成为现 代集成电路测试的基础。 2 2 集成电路可测性设计概述 当c h e r r y h i l l 在1 9 7 0 年的国际测试会议提出可测性设计的概念时，可测性 对于芯片的设计人员来说仍然是一个陌生的概念。此后随着集成电路技术的快 速发展，可测性设计的概念才慢慢的为人们所接受，出现了扫描设计，边界扫 描和内建自测试等可测性设计手段。从8 0 年代开始，可测性设计技术逐步在工 业界推广开来。这一时期，可测性分析、a t p g 、故障模拟等方面的算法得到 了较大的发展；同时也出现了一些简单的可测性设计工具，如t e s td e s i g n e x p e r t ，h i t e s t 等。进入9 0 年代以来，芯片的集成度急剧增加，相应的测试也 变得愈加复杂，可测性设计技术已经成为芯片开发者的必须技能之一：与此同 时，1 e e e 也相继推出了一系列的与测试和可测性设计相关的国际标准，如边界 扫描、i e e ep 1 5 0 0 等。集成电路的工艺和设计技术仍将不断的发展，可测性设 计将在系统芯片s o c 的开发过程中占有越来越重要的地位。 可测性设计技术可以分为特定( a d h o c ) 可测性设计技术和结构化可测性 设计技术两种，其中结构化可测性设计技术我们将主要介绍扫描设计、边界扫 描和内建自测试。 2 2 1a d h o e 可测性设计技术 a d h o c 可测性设计技术是相对于基于算法的可测性设计而言，它采用一些 特定的用于增加电路可控制性和可观察性的设计技巧，下面是几种典型的a d h o c 可测性设计技术。 1 通过添加测试点来增强电路的可控制性和可观察性 测试点是指用于提高电路可控制性和可观测性的输入输出端口，其中用于提 高可控制性的电路输入端成为控制点，用于提高可观察性的电路输出端称为 观察点。现有的可测性设计软件可以在分析电路的可测性的基础上，对那些 可测性特别差的节点增加观察点或者控制点。通常情况下，增加控制点的场 合包括：三态逻辑的控制信号，数据选择器( m u l t i p l e x ，简称m u x ) 或数 据分配器( d e m u l t i p l e x ) 的数据选择信号，存储器的使能端、读写控制线， 总线结构中的控制、地址和数据总线等。而增加观察点的场合则包括：冗余 第二章集成电路的测试与可测性设计基本概念 逻辑的信号线，寄存器、移位寄存器的输出端，全局反馈回路，大扇出信号 的驱动信号等。 2 消除测试时组合电路模块中的冗余逻辑 冗余逻辑的存在会降低电路的故障覆盖率，并可能导致其它的故障测试失 效，影响a t p g 的效率，因此应该在测试模式下进行适当处理，如通过增加 m u x 的方法来打破反馈环路，使反馈环路在测试模式下失效。 3 将大的计数器和分频器进行划分 与穷举测试方法类似，由于计数器或者分频器的测试复杂废随着位数增加而 指数增加，通过把一个大的计数器或分频器拆分成多个小的模块分别进行测 试，能够较大地减少测试时间， 4 大的组合电路模块的划分 由于测试矢量生成的复杂度随着电路规模的三次方成正比，因此将电路分割 成较小的模块有助于降低测试难度。 5 测试时屏蔽内部时钟和内部r e s e t 信号 6 时序单元增加复位信号或置位信号使得时序电路容易被初始化。 2 2 2 边界扫描测试 伴随着芯片的管脚密度增加以及新的封装形式的出现，依靠传统的机械式 针床的方法来测试p c b 板变得越来越不可行。为了更好的解决p c b 板级的测 试问题，八十年代欧洲集成电路制造商组成欧洲联合测试行动组( j e t a g ) 。 随着越来越多的公司的加入，这个联合测试行动组后来改名为j t a g 。j t a g 开 发的测试标准被称为边界扫描标准( i 3 0 u n d a r ys c a ns t a n d a r d ) ，这个标准后来 被i e e e 所采用和改进，由此形成了著名的i e e e1 1 4 9 1 标准【9 】。之后，i e e e 测试技术委员会又参考i e e e1 1 4 9 1 制定了混合信号边界扫描标准i e e e 11 4 9 4 1 1 0 】。 边界扫描在芯片的输入输出管脚和内部逻辑之间插入边界扫描单元，并把 这些边界扫描单元依次连接成扫描链。在正常工作状态下，边界扫描单元并不 影响芯片的输入输出功能，测试模式下可以通过边界扫描单元控制或观测芯片 各个管脚的信号，根据边界扫描的协议，不同的芯片中都可以包括相同的可测 性设计电路，当含有边界扫描电路的芯片集成到p c b 板上时，可以方便地实现 芯片之间的互连测试、芯片与芯片之间的隔离、芯片的内建自测试等功能。 i e e e1 1 4 9 1 的制定极大的推动了电路板的的测试复用，提高了p c b 板的测试 效率，降低了溺i 试费用，同时也给电路板的调试带来了很大的方便。 2 2 3 扫描可测性设计 第二章集成电路的测试与可测性设计基本概念 对于组合电路，只要不存在冗余逻辑，总是可以用一定的测试矢量达到完 全的故障覆盖率。但是对于时序电路来说，由于电路中存在着大量的寄存器， 如果不对这些寄存器进行处理的话，电路的可控制性和可观察性将变得非常 差，因而时序a t p g 算法的效率较低，且依靠时序a t p g 方法生成的测试向量 数目极大，需要的测试时间变得无法承受。一个很直接的想法就是通过把时序 电路变为组合电路来进行测试，这也是扫描可测性设计提出的初衷。 扫描可测性设计的基本思想就是在测试模式下把时序逻辑中的寄存器单元 首尾相连形成扫描链，每个扫描单元的状态可以通过从扫描输入端串行输入的 数据来确定，扫描单元也可以用来捕获电路内部节点的逻辑值并通过扫描输出 端来观测。扫描可测性设计的方法极大的提高了待测电路内部节点的可控制性 和可观察性，扫描链消除了时序电路内部的时序逻辑，从而可以通过组合 a t p g 方法来生成高效的测试向量，有效地降低了电路在测试向量生成、故障 模拟和故障分析等各方面的费用。 当前常用的扫描可测性设计手段可以分为两种：全扫描可测性设计和部分 扫描可测性设计。 2 2 3 1 全扫描可测性设计 全扫描可测性设计方法把被测电路中所有的时序单元都替换成扫描单元， 然后再把它们连接成扫描链，而那些由于特殊原因没有被替换的时序单元或没 有被纳入扫描链的扫描单元的输出状态当作不定态进行处理。几种常用的全扫 描技术包括： 1 9 7 5 年由日本n e c 公司开发的多路数据触发器结构的扫描通路法 一由i b m 公司在1 9 9 7 年开发的电平敏感扫描设计方法( l s s d ) 由日本富士通公司于1 9 8 0 年开发的随机存取扫描法 由s p e r r yu n i v a c 于1 9 9 7 年开发的扫描置入法 全扫描可测性设计的基本流程如下： 待测电路的初始化 测试向量串行扫描输入 测试向量的并行加载 捕获测试响应数据并与期望值进行比较 下一个测试向量的扫描输入 全扫描可测性设计方法最大的优点在于能够得到极高的故障覆盖率，是当 前i c 设计中的主流可测性设计手段之一。 2 2 3 2 部分扫描可测性设计 部分扫描可测性设计通过有选择地把时序逻辑替换成扫描单元，从而既保 o 第二章集成电路的测试与可测性设计基本概念 证达到一定的故障覆盖率，又能降低可测性设计技术对芯片的性能、面积等方 面的消极影响。与全扫描设计不同，部分扫描设计中没有被替换为扫描单元的 时序逻辑在测试状态下的输出不被假设为不定态。部分扫描和全扫描的测试流 程大体上是相同的，区别在于测试响应捕获周期，全扫描的测试响应捕获比较 简单，仅需要触发一次时钟就可阻捕获到数据。但是在部分扫描的捕获周期中 可能需要多个测试周期才能完成捕获。 部分扫描能够在测试覆盖率，测试时间，芯片面积开销，芯片性能等方面 做一定的折衷，但需要解决以下几个难题： 如何选择适当的时序逻辑组成扫描链，以及组成扫描链的时序逻辑之间的 连接关系。这既需要考虑到电路要求的故障覆盖率，又需要考虑到尽可能 简化测试向量的生成。 测试流程的规划，对于不同的电路甚至同一种电路中不同的时序逻辑组成 扫描链，测试流程是不同的。 2 2 4 内建自测试 在边界扫描和扫描设计中，测试向量都是通过扫描路径从自动测试设备 ( a t e ) 传递到芯片上的，这样测试速度受到芯片的f o 的限制，往往不能进 行非常高速的测试，同时，对外部测试设备的要求也比较高。随着芯片的规模 越来越大，测试的复杂度加大，此时人们发现通过在芯片内部加入具有一定功 能的测试电路能够极大的提高测试效率、缩短测试时间和减少测试成本，在很 多情况下还可以完成扫描设计等其它可测性设计手段解决不了的难题。因此工 业界和学术界开始了对内建自测试技术的广泛而深入的研究。 内建自测试的典型结构如图2 - 1 所示，其中c i r c u i tu n d e rt e s t 为被测电 路。p a t t e mg e n e r a t o r 为测试图形生成模块，对于逻辑电路来说通常是基于线性 反馈移位寄存器的伪随机发生器；r e s p o n s ea n a l y z e r 为测试响应分析模块，用 以对测试响应进行压缩；b i s tc o n t r o l l e r 为自测试控制模块，控制整个b i s t 电 路在测试时的行为。 图2 - 1 内建自测试的基本原理图 s o c 的内建自测试是本文要探讨的主要课题，论文主体将提出一个基于测 第二章集成电路的测试与可铡性设计基本概念 试总线的内建自测试i p 核的设计方案，这些讨论将在本文后面的章节进行。 2 3 集成电路的测试相关标准与国际技术联盟 以下为几个主要的集成电路测试领域的相关标准和国际技术联盟。 边界扫描测试标准i e e e l l 4 9 1 a 和i e e e l l 4 9 1 b ，它最初是为了对板级互连 的测试提出的，现在已经成为广泛采用的测试和调试手段。 i e e ep 1 5 0 0 ，为了解决嵌入式i p 核的测试访问、测试控制和观察机制， i e e e 测试技术委员会成立了一个工作组( p 1 5 0 0g r o u p ) ，来开发一种能解 决这些问题的标准结构。它的主要内容包括：1 标准化的测试语言2 测试 环( t e s tw r a p p e r ) 。 i e e ep 1 1 4 9 4 ，它是一个混合信号测试总线的标准，是i e e e1 1 4 9 1 标准的 扩展；为了测试和诊断，需要访问混合信号电路和电路板的模拟部分，这 个标准就是便于实现这种访问的结构和访问的方法标准化。 虚拟接插接口联盟( v s i a ) ，它专为解决各厂商口功能块之间的兼容性并 制定相关的标准。 1 e e e1 4 5 0 ，它是有关数字测试矢量的标准测试接口语言( s t i l ) ，于1 9 9 9 年被i e e e 接受，它能将c a d 和c a e 环境的测试矢量传输给自动测试设 备，解决了大量数字测试数据的加载问题。 第三章s o c 的内建自测试技术 第三章s o c 的