（微电子学与固体电子学专业论文）组合仪器的研究与实践.pdf

摘要 摘要 本论文介绍组合仪器的研究与实践项目。 随着电子系统设计越来越复杂，产生许多新的设计方式，诸如单片机 + f p g a ，d s p + f p g a ，a r m + f p g a ( 现场可编程门阵列) 的设计方式，定制专用的微处 理器+ f p g a 进行系统设计也是值得研究的。 本项目研究的组合仪器主要基于f p g a ，需要在f p g a 上实现的仪器功能和组 合控制。本项目完成了仪器仪表的主要功能模块设计、验证或测试，使之具有很 好的可移植性，可重用性；提出了组合控制思路，根据这个思路可以设计一个专 用m p u 。对项目的硬件实现进行了研究，并制作了p c b 板进行调试。实现了f p g a 的配置。 本项目研究成果对开展科学研究以及课程建设与实验室建设等有非常重要 的意义。 关键词 现场可编程门阵列；仪器模块设计；微处理器 北京t 业大学丁学硕十学位论文 a b s t r a c t t h et h e s i si n t r d u c et h ep r o j e c ta b o u ts t u d y i n ga n dp r a c t i c i n go na i n s t r u m e n t sc o m b i n a t i o n w i t he l e c t r o n i cs y s t e mi sg e t t i n gm o r ea n dm o r ec o m p l i c a t i o n ，m a n y n e ws o l u t i o n sa r ec o m eu p s u c ha s 删+ f p g a ，d s p + f p g a ，a r m + f p g ae t c t h e s o l u t i o no fc u s t o m i z e d 肝u + f p g am a yb ec o n s i d e r e d t h i sp a p e ri sa b o u t as o l u t i o no fi n s t r u m e n t sc o n b i n i n a t i o nb a s e do ff p g a m a n yf u n c t l o n so f i n s t r u m e n t sn e e dt ob ei m p l e m e n t e d ，m o r e o v e r c o n t r o ll e df o rit i nt h ep r o j e c t ，m a i nm o d e l sf u n c t i o n sa r ec o m p l e m e n t e d ， s i m u l a t e da n dt e s t e d ，t h e ya r ee a s yr e u s e 。a ni d e ai sp r e f e r r e da b o u t c o n t r o l l i n gi n s t r u m e n t s b yt h ec l u e ，ac u s t o m i z e dm p uw i l lb ed e s i g n e d m e a n w h i l e 。ah a r d w a r ep l a ni ss u b m i t t e da n dap c bb o a r di sd e l i v e r e df o r d e b u g g i n g f p g ac o n f i g u r a t i o ni si m p l e m e n t e d t h e r ea r ei m p o r t a n tm e a n i n gf o rb u ii d i n gc o u r s e sa n dl a b o r a t o r y k e y w o r d s lf p g a ：i n s t r u m a n t a t i o nm o d e id e s i g n ：m p u 独创性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研 究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其 他人已经发表或撰写过的研究成果，也不包含为获得北京工业大学或其它教育 机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何 贡献均已在论文中作了明确的说明并表示了谢意。 签名； 日期：加舌7 9 关于论文使用授权的说明 本人完全了解北京工业大学有关保留、使用学位论文的规定，即：学校有 权保留送交论文的复印件，允许论文被查阅和借阅：学校可以公布论文的全部 或部分内容，可以采用影印、缩印或其他复制手段保存论文。 ( 保密的论文在解密后应遵守此规定) 躲魈导师躲避眺加弘r 。 1 1 课题背景 第1 章绪论 目前国内外测试仪器设备向着组合化、智能化方向发展。各种理论交叉融合， 尤其是通信理论、数字信号处理理论、计算机控制理论得到更多的应用。虚拟仪 器设备得到了进一步的发展，计算机网络理论的应用也是一个新的趋势。功能上 更突出了高速性和实时性。 在实现技术上，由于在性能、成本、灵活性和功耗等方面的优势，基于f p g a 的设计已得到广泛应用。近年来将f p g a 引入硬件的设计呈指数增长。这一爆炸 性增长的原因是，f p g a 供应商和第三方i p 设计商都在提供越来越多的f p g ai p 内核，通过购置或租用i p 内核，系统设计者就能将精力集中在设计上，而无需 关心底层模块的细节。 随之而来，设计方法也发生了深刻的变化。越来越多的概念，如基于平台的 设计、可测试设计、自顶向下的设计，软硬件复用等用于现代电子设计。借助 e d a 工具，并行工程，软硬件协同设计和协同测试成为可能，设计的复杂程度、 效率得到很大提高，设计成本降低。 嵌入式集成化设计己成为电子领域发展的一个重要方向，本课题的扩展内容 将对基于a l t e r a 低成本c y c l o n e 系列，n i o s 嵌入系统上的s o p c 设计进行初步 的研究。 1 2 研究内容与意义 本项目的名称是组合仪器的研究与实践。本项目研究的内容是构建系统平台 结合测试仪器设备的发展趋势，通过融合现代组合仪器与智能仪器的元素，实现 智能组合仪器的典型应用，实现系统平台的综合测试。 系统平台的开发力图能不断推进系统设计的开展，支持系统的不断扩展开 发，所以平台建设要结合系统综合设计的需要来开展。平台本身的可编程特点和 开发者扩展性的追求，将使其应用有较大的扩展空间。开展过程中主要面临f p g a 的配置、总线方式接口、高速数据采集、存储器扩展等问题。 现代信息科学技术的三大支柱是信息获取技术( 测试技术) ；信息的传输技 术( 通信技术) ；信息的处理技术( 计算机技术) ；组合仪器的开发以小见大。含 有三大方面内容，具有很强的综合性。对这样一个支持综合性设计平台的开发研 究可以达到探索系统设计方法、系统形式验证方法与测试方法的目的。 北京t 业人学t 学硕士学位论文 探索系统设计方法还表现本次设计将在如下方面进行尝试。 系统设计方法研究：针对不同设计目标的优化。通过基于a l t e r a 低成本 c y c l o n e 系列，n 1 0 s 嵌入系统上的s o p c 设计的初步研究，探讨创建一个更好的 易配置、易扩展、易修改并且易于继承使用的集成开发应用系统。 系统形式验证方法研究：采用基于建模的设计方法进行形式验证。研究不同 软件工具的协同设计。 系统测试方面研究：可测试性设计，追求设计与测试的复用。 研究结果对开展仪器仪表、通信、计算机、s o c 设计等方面有很大的应用价 值。同时本项目的研究代表本人负责的课程与实验室建设的研究方向，因而此项 研究对课程与实验室建设有积极的意义。 1 3 研究思路 以a l t e r a 芯片为设计主要载体。 开发平台选择典型的输入输出元件，选择含有典型设计方式的应用，进行信 号发生、采集、统计测试、显示等的开发。平台支持系统功能的自测试与扩展， 力图使设计可以达到一定的规模下进行系统优化的研究，争取最大限度的软硬件 重用。 扩展的实现主要采用可编程技术。其中高速实时的信号处理核心采用f p g a ； 信号的宏观控制单元核心采用单片机。 研究预先规划，资源利用，将基于时序的设计、基于建模的模块式设计、基 于平台可测试的设计更好的融合。可配置设计是本次设计的探索点。 1 4 设计目标 构建系统平台，设计争取达到定义的系统技术参数。追求最大程度的设计数 字化、集成化，追求有限规模的系统设计的最大化与优化。 以国内企业开发的产品功能、性能为目标，争取设计一定程度的反映出目前 国内的技术热点，力争在系统设计方法、系统形式验证方法与测试方面有所进步。 1 5 并行工程 并行工程的定义。最有代表性且被广泛采用的是美国防御分析研究所i d a 于 1 9 8 8 年在r - 3 3 8 报告中给出的定义： 并行工程是对产品及其相关过程( 包括制造和支持过程) 进行并行、一体化 设计的一种系统化的工作方式。这种工作模式力图使开发者从一开始就考虑的产 2 品全生命周期中的所有元素，包括质量、成本、进度和用户需求。 设计从模块实现技术上没有瓶颈，但模块非常多，相互关系错综复杂，尝试 并行工程。软硬件同时设计。 本章小结 本章主要介绍了课题背景，研究内容与意义，研究思路，设计目标以及组织 方式。 本课题定位在一个符合当前仪器仪表系统设计趋势的系统设计的初级研究 层面上，作为一个初级研究它的意义无疑是很大的。最先和最直接受益的就是课 程建设与实验室建设上。 作为初步的、基础性的研究，研究中对项目的组织方式、项目的系统设计思 想、项目的实现方法等多个层次作了多方面的尝试，为进一步开展研究的打下基 础。 北京工业人学t 学硕十学位论文 第2 章项目需求分析 题目：组合仪器的研究与实践 市场需要人机交互的，可控的。智能的，通用的，具有强大输出能力的。精 度非常高的，可独立的可纳入自动测试系统中工作之中的体积小，便于携带的仪 器。 智能的实现：所谓智能就是配置，借助m p u 指令控制，仪器灵活和丰富多样。 组合仪器：m p u + f p g a = 多种仪器。 希望组合的仪器设备主要有：直接数字式任波形信号发生器、频率与电压测 试仪、数字存储示波器、逻辑分析仪、频谱分析仪、通信误码仪。 2 1直接数字式任波形信号发生器 功能：可发出正弦波、方波、三角波、直流电平、噪声、调制信号、通信等 特殊波形、任意函数和任意数据文件( 包括复制) 所描述的波形。 产品化的性能指标：最高数据速率4 0 m i z ，存储深度为3 2 k ，d a 转换精度 为8b i t s 具有o _ - 5 v 的输出电压范围和2 0m v 的输出电压调节精度，具有较高 的频率稳定度，并具有5 0 q 的输出阻抗和1 0 0m a 的输出驱动能力。此任意波形 电压信号发生器可根据设定的计数值产生触发。 d d s 是任意波形产生的中重要角色，而相累加，存储单元级以及d a 则架构 了d d s 。 f o u t = k $ 吖( 2 一1 ) f o u r ：输出频率 k ：频率控制字k f c ：时钟频率 n ：相累加器位数 通过修改键盘给出的频率控制字，可以实现d d s 的步进 2 2 频率与电压测试仪 功能：频率与电压测试( 哈博杯竞赛题目) 性能指标： ( i ) 频率测试功能：测频范围0 1 h z i o o m h z 。测频精度：测频全域相对 误差为百万分之一 4 ( 2 ) 脉宽测试功能：测试范围0 1 ps 1 s ，测试精度0 0 1 i is 。 ( 3 ) 占空比测试功能：测试精度1 9 9 。 ( 4 ) 幅度0 1 v 到1 0 v 。 类似设计： ( 1 ) 自制高频信号测量电路要求测量频率与幅度，并能显示结果。 基本测量范围：幅度值1 0 0 毫伏至1 0 伏，频率5 0 t t z 至3 蛐z 。 扩展测量范围，幅度1 0 毫伏，频率上限达1 0 删z 。 ( 2 ) 设计一个4 位十进制频率计，频率测量测量范围1 9 9 9 9 h z 。精度为1 0 1 ； 频率计设计的测试最大频率为l o m h z 。量程可以设定为： 1 0 k t t z 、1 0 0 k i - l z 、u , - i z 、1 0 m h z 四档 最大读数分别为： 9 9 9 9 i d t z 、9 9 9 9 k h z 、9 9 9 9 1 d i z 、9 9 9 9 k h z 量程自动转换规则如下： ( 1 ) 当读数大于9 9 9 9 时，频率计处于超量程状态，下一次测量时，量程自动减小 一档。 ( 2 ) 当读数小于9 9 9 9 时，频率计处于欠量程状态。下一次测量时，量程自动增大 一档。 ( 3 ) 当超过频率测量范围时，显示器显示溢出。 f p g a l 标准信乱 极 涣信号lt 鼹磷一 复位 图2 - 1 频率相位测试基本原理 北京1 = 业大学丁学硕十学位论文 2 3 数字存储示波器 设计并制作一台用普通示波器显示被测波形的简易数字存储示波器( 全 国大学生竞赛题目) ，示意如图2 2 ： 刊篁h 墨吲圳到 ac r 售入) 普通示溃器 野一q - q 耀 一一x 辅入 i1f t z 入 图2 - 2 简易数字存储示波器 1 基本要求 要求仪器具有单次触发存储显示方式，即每按动一次“单次触发”键，仪器 在满足触发条件时，能对被测周期信号或单次非周期信号进行一次采集与存储， 然后连续显示。 ( 2 ) 要求仪器的输入阻抗大于l o o kq ，垂直分辨率为3 2 级d i v ，水平 分辨率为2 0 点d i v ；设示波器显示屏水平刻度为l o d i v ，垂直刻度为8 d i v 。 ( 3 ) 要求设置0 2 s d i v 、0 2 m s d i v 、2 0ps d i v 三档扫描速度，仪器的 频率范围为1 ) c 5 0 k h z ，误差5 。 ( 4 ) 要求设置0 1 v d i v 、l v d i v 二档垂直灵敏度，误差5 。 ( 5 ) 仪器的触发电路采用内触发方式，要求上升沿触发、触发电平可调。 ( 6 ) 观测波形无明显失真。 二发挥部分 ( 1 ) 增加连续触发存储显示方式，在这种方式下，仪器能连续对信号进行 采集、存储并实时显示，且具有锁存( 按“锁存”键即可存储当前波形) 功能。 ( 2 ) 增加双踪示波功能，能同时显示两路被测信号波形。 ( 3 ) 增加水平移动扩展显示功能，要求存储深度增加一倍，并且能通过操 作“移动”键显示被存储信号波形的任一部分。 ( 4 ) 垂直灵敏度增加0 0 1 v d i v 档，以提高仪器的垂直灵敏度，并尽力 减小输入短路时的输出噪声电压。 ( 5 ) 其它 6 2 4 逻辑分析仪 设计并制作一个8 路数字信号发生器与简易逻辑分析仪，其结构框图如图 2 - 3 所示( 全国大学生竞赛题目) ： 图2 - 3 逻辑分析仪组成 基本要求 ( 1 ) 制作数字信号发生器 能产生8 路可预置的循环移位逻辑信号序列，输出信号为t t l 电平，序列 时钟频率为1 0 0 l t z ，并能够重复输出。逻辑信号序列示例如图2 - 4 所示。 ( 2 ) 制作简易逻辑分析仪 a 。具有采集8 路逻辑信号的功能，并可设置单级触发字。信号采集的触发 条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时， 能对被测信号进行一次采集、存储。 b 能利用模拟示波器清晰稳定地显示所采集到的8 路信号波形，并显示触 发点位置。 c 8 位输入电路的输入阻抗大于5 0 k0 ，其逻辑信号门限电压可在0 2 5 4 v 范围内按1 6 级变化，以适应各种输入信号的逻辑电平。 d 每通道的存储深度为2 0 b i t 。 q in几广 q厂广厂 qn 广1 广 q门广 鸟厂 广 q厂广1 4广广 a l d t r l _ n l l l 几几j l 几j 1 _ j l 图2 - 4 重复输出循环移位逻辑序列0 0 0 0 0 1 0 1 发挥部分 7 北京1 = 业人学t 学硕+ 学位论文 ( 1 ) 能在示波器上显示可移动的时间标志线，并采用l e d 或其它方式显示 时间标志线所对应时刻的8 路输入信号逻辑状态。 ( 2 ) 简易逻辑分析仪应具备3 级逻辑状态分析触发功能，即当连续依次捕 捉到设定的3 个触发字时，开始对被测信号进行一次采集、存储与显示，并显 示触发点位置。3 级触发字可任意设定( 例如：在8 路信号中指定连续依次捕捉 到两路信号1 1 、o l 、o o 作为三级触发状态字) 。 ( 3 ) 触发位置可调( 即可选择显示触发前、后所保存的逻辑状态字数) 。 ( 4 ) 其它( 如增加存储深度后分页显示等) 。 说明： ( 1 ) 系统结构框图中的跳接线必须采取可灵活改变的接插方式。 ( 2 ) 数字信号的采集时钟可采用来自数字信号发生器的时钟脉冲c l o c k 。 ( 3 ) “字”为多位逻辑状态。如图2 中纵向第一个字为一个8 位逻辑状态 字( 0 0 0 0 0 1 0 1 ) ，而发挥部分中的3 级触发字为2 位逻辑状态。 设计思路：如8 路逻辑分析仪，数据8 路扫描输入，扫描输出，利用示波器 扫频原理，一个锯齿波实现扫一屏显示一路数据，循环扫描8 路数据，利用示波 器的余辉，实现8 路数据的同时显示。 设计分如下模块： ( 1 ) 输入控制、数据存储 信号采集电路中采用门限电压调节电路，可以采集0 1 4 5 v 门限的各种逻 辑电平，存储深度达到2 4 b i t ，示波器实现对8 路2 4 b i t 信号的同时显示时间标 志线，触发点等。 8 路数字波形，再包括额外的时间标线和触发点的显示，则共需要9 个通道。 信号采集存储判断 检测输入序列是否与触发字相同，如相同则置开始标志，当复位或下次采样 按键时清除该标志。 信号存储读写控制 当有使能信号时，对脉冲信号进行采样存储，存入r a m 中，存储2 0 b i t 每一 路，然后结束存储，接着读出r a m 中存储的数据。 ( 2 ) 数据显示、控制参数设置 x 轴的锯齿波信号由d a 转换器产生，由于要同时显示8 路信号。所以 y 轴的信号由被测信号、时标信号和参考电平相加得到，加上软件配合，可 以实现8 路信号的显示，同时显示时问标志线和触发点位置。 ( 3 ) d a 转换器输出波形。 产生一路锯齿波信号，以及把外部输入的信号通过f p g a 处理后输出，送到 d a 芯片t l c 5 6 0 2 中进行转换。 3 2 5 通信误码仪 误码仪工作构成与原理如图2 5 所示。 发罐矗一1 i i i i l i i i i 麓；j ，一一1 图2 - 5 误码仪工作原理 衡量数字通信的两个重要指标是：有效性和可靠性。可靠性的物理指标就是 误码率。误码率又有比特误码率，波特误码率和码元误码率。最常用的就是比特 误码率。国际电信联盟( i t u ) 在其q 1 5 1 中规定用为随机码作为数字通信设备 误码测试中的测试信号。对于2 m ，6 4 1 ( 和6 4 1 ( 以下信号，码周期规定为2 l 1 ，2 - 1 ， 2 “一1 。三种码型对应的本原多项式分别为： r + f + 1 ( 2 2 ) x + x 2 + l ( 2 - 3 ) x15+x14+l(2-4) 在每一信息群的开头集中插入作为群同步码组的特殊码组，如图2 6 ，该码 组应在信息码中很少出现，即使偶尔出现，也不可能依照群的规律周期出现a 接 收端按群的周期连续数次检测该特殊码组，这样便获得群同步信息。 连贯插入法的关键是寻找实现群同步的特殊码组。对该码组的基本要求是： 具有尖锐单峰特性的自相关函数；便于与信息码区别：码长适当，以保证传输效 率。 符合上述要求的特殊码组有：全0 码、全1 码、l 与0 交替码、巴克码、电 话基群帧同步码0 0 1 1 0 1 l 。目前常用的群同步码组是巴克码。 9 北京t 业人学t 学硕十学位论文 ( 口j 群 巴克码 磷4 图2 - 6 本地序列同步方法 位同步是指在接收端的基带信号中提取码元定时的过程。所提取的位同步 信息是频率等于码速率的定时脉冲。锁相环来提取位同步信号的方法称为锁相 法。 在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，着两 者相位不一致( 超前或滞后) ，鉴相器就产生误差信号去调整位同步信号的相位， 直至获得准确的位同步信号为止。锁相环分为模拟锁相环和数字锁相环。数字锁 相环位同步法是采用高稳定度的振荡器( 信号钟) 。从鉴相器所获得的与同步误 差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输 出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到减相器上的 位同步脉冲序列的相位，达到同步的目的。 事实上，在a l t e r ac y c l o n e 芯片中集成有模拟锁相环，与数字锁相环。 对于误码仪设计需要能发送全0 码、全1 码、l 与0 交替码、人工码、巴克 码等。 控制与显示部分与其他仪表一样。 2 6 频谱仪 频谱分析仪就硬件而言，与示波器完全一样，示波器是直接显示，频谱分析 则需要将时域信号通过f f t 运算变换到频域后再显示。一般在点数较少时可以手 工推导运算然后编程，实际仪表至少要5 1 2 或1 0 2 4 点以上，通常采用i pc o r e 实现。 2 7 组合仪器设计基本需求 2 7 1 硬件 1a d ，d a 逻辑分析仪，数字示波器，数字电压表等仪表都需要a d ，d a 。 2 存储器的用途： 显示字库； a t 2 8 c 6 4e 2 p r o m 是并行电可擦写只读存储器，容量为8 k * 8 b i t ，有1 3 位地址 线，8 位数据线。存放1 6 1 6 字形最多可存1 0 2 4 8 3 2 = 2 5 6 个。 l c d 显示存储器 存储器可为r o m 型，也可以为r a m 型。当为r o m 型时，其显示模式及显示数据 不可变，即只能显示固定的信息；为r a m 型时，其显示模块及数据可根据需要任意 配置，即可显示出更为灵活及复杂的信息，如实时的波形显示器等。 查表运算 可由a l t e r af p g a 内部e a b 等任意波形电压信号发生器中的波形数据。 数据存储缓存 ( 1 ) 存储器 可由a l t e r af p g a 内部e a b 等模块构成高速f i f o 。f i f o 比较适合于用作a d 采样数据高速存储。 ( 2 ) 数据比较大时，需外部随机存储器r a m 。其优点是存储量大，缺点是需要外 接芯片，且常用的r a m 读写速度较低；与f p g a 问的连接线过长；特别是在存储 数据时需要对地址进行加l 操作，进一步影响数据写入速度。 ( 3 ) 键盘与显示 显示可以采用l e d l c d ，键盘采用矩阵键盘，两者各仪器通用。 ( 4 ) 单片机与f p g a 最小系统 单片机、f p g a 芯片，配置芯片等，各仪器通用。 ( 5 )外围电路 按较复杂的电路配备，其他基本是选用和不选用的问题，而数值范围的问 题通过软件调整。 ( 6 )接口 仪器仪表一般采用通用接口，如r s 2 3 2 ，r s 4 8 5 ，u s b 等。各仪器通用。 2 7 2 软件工具 m a t l a b 7 0 ，q u a r t u s m a x p l u x l l ，d s pb u i l d e r ，c ，p r o t e l 等。 本章小结 本章罗列一连串仪器仪表，归纳需求，可以看到仪表种类虽多，但就其硬 件而言能够统一到一个平台上，可以通过少量的硬件设置，由不同的软件实现不 同的仪器。 仪器仪表实现的基础是硬件；而使仪表组合与功能的丰富，则关键是软 北京t 业大学r 学硕士学位论文 第3 章系统设计规划 系统由软硬件共同组成。设计时要考虑软硬件功能的分配与协调。 3 1 仪器整合的规划 将整个设计按照数据通道与控制通道归纳是仪器整合遵循的基本原则。最终 形成的数据通道与控制通道与采用的算法密切相关，同时，为了最终实现统一控 制，需要规范子模块设计，如要令各子模块符合指定的状态关系，这样在整合时， 通过直接给指令，或者通过总线查询等各种方式都会很方便 组合发生器的状态变迁 从编程控制的角度出发，可以将各仪器看作是一个状态机，仪器有三个状态， 初始态、运行态和保持态。 在初始态：仪器具有上电复位后的行为。 在运行态：仪发生器的行为受用户设置的控制。 在保持态：仪器保持从运行态停止时的状态，或者保持最近一次执行过的最 新设定的状态。如图3 1 所示 图3 - 1 仪器状态机图 1 2 组合发生器中的计算工作 ( 1 ) 算术运算 数字的统计输出，d d s ，调制等都需要算术运算单元的支持。 ( 2 ) d a 处理 需要d a 输出的仪器所接受的信号是一个两个数据序列。经过相应处理，得 到序列由一系列与d a 相对应的代表电压的数值构成。在指定的时钟的驱动下， 信号发生器逐个输出由这些数值序列规定的电压，从而构成最终的波形。 过程处理后的数据每一个数值都不是原始的电压值，而是进行模数转换的量 化值。对于一个具体的仪器仪器模块，这个量化值将由三个因素决定：1 、输出 范围；2 、量化位数；3 、当前电压； 输出范围是信号发生器在发送信号时能输出的最低电压和最高电压，例如： - 1 0 o v 和+ i 0 o v 。有些设备能够对输出范围进行设置，有些设备则是固定输出 范围的。量化位数是这类仪器的基本指标。它由仪器中使用的d a c ( 数字一模拟 转换器) 来决定。比如1 6 位的量化位数，将可以提供2 。= 6 5 5 3 6 个不同的量化 级别，即，将输出范围均分为6 5 5 3 6 份。当前电压是指在此类仪器要发出的波 形中，当前时间坐标下的电压值。它的取值不能大于最大输出电压，也不能小于 最小输出电压。 综上所述，计算电压数值的公式可以这样推出公式：将电压值转为数字表示 设当前当要输出的压值为v ，输出范围为r ，量化位数为b ，量化级别为l ， 需要求的值为x ，则有 l - 2 b( 3 一1 ) v ：r = x ：l( 3 2 ) 由上式可推出： x = v 幸l r ( 3 3 ) 对要产生的电压序列中的每一个电压值代入上述公式进行计算，即可得出所 有需要使用的数值序列。 3 2 系统总体结构 l 仪器系统按组织结构有以下几部分组成： ( 1 ) 应用程序界面。 程序：人一机交互：面板操作管理程序，包括键盘、开关、l c d 显示、指示灯 等。 ( 2 ) 程序包。 ( 3 ) 仪器程序模块。 北京丁业大学t 学硕十学位论文 ( 4 ) 数据控制模块。 ( 5 ) 接口与外围电路。 数据采集和处理：包括模拟量a d 转换、开关量、数字量等采集程序、数字 滤波程序等。 根据相应的输入、输出参数个数和性质选择i o 接口。同时要考虑信号的变 换、滤波、放大等一系列问题。 ( 6 ) 主系统模块。主板。 2 系统按算法研究，尤其是本项目扩展进行时，算法设计包括： ( 1 ) 通用数字信号处理算法。 各种滤波器、傅立叶变换。 机电控制算法。 通用计算模块。 ( 2 ) 通信类算法 收发、解调、信道编解码 ( 3 ) 信号处理算法 语音信号编解码算法 视频编解码算法 本项目只完成通用计算模块、调制、收发的小部分。 3 整个设计步骤包括 系统方案选型： 系统方案设计： 主芯片及周边器件选型； 模型模块设计、程序设计； 原理图设计、p c b 设计、仿真、硬件调试等。 系统设计规划是本项目最难的部分。如果能自顶向下的规划固然很好，但 通常这项工作与具体的底层设计是互动的。这个设计从规划来讲可以说既不是自 顶向下，也不是自底向上，相当于从中间开始。 本章小结 本章给出了系统设计的步骤、功能算法的研究范围以及整合原则，做法。 1 4 4 1 处理器方案 第4 章硬件方案 处理器方案主要有两种。 ( 1 ) 单处理器系统 系统仅在一个控制器的管理下完成各项测量任务，再配合独立的高速时 钟电路在c p l d 或f p g a 等数字逻辑的管理下进行工作。一片方案需要有较大 规模的f p g a 芯片。在数据控制处理等方面较复杂。硬件实现较复杂，性价 比较高。 ( 2 ) 多处理器系统 一个c p u 为主c p u 。其他从c p u ，在主c p u 的管理之下完成某一部分工 作。主c p u 具有相应的存储器( r a m 、r o m ) 、输入输出接口( i o ) 和外设( 如 键盘、显示器等) ，执行管理整个系统的软件。可以采用较小规模的f p g a 芯 片，可以是单片机+ f p g a ，嵌入系统+ f p g a ，p c + f p g a 等。硬件实现相对容易。 如果选用单片机+ f p g a 方案，开发过程对硬件依赖较大。 4 2 硬件元器件方案 核心器件选择： ( 1 ) 单片机选型：a t 8 9 c 8 1 f p g a 选型a l t e r af p g a ：f p g a 频率可以在2 0 m 以上，测量分辨率达到 a s 量级，计数频率精度可以达到1 0 5 以上。 ( 2 ) f l e xe p f l o k t o p l c c 8 4 - 4 f l e x l o k 系列是a l t e r a 公司第一种具有嵌入式阵列块单元的器件，加 上它的快速通道连接等特点使其可适应于d s p 的设计。 北京t 业大学t 学硕十学位论文 表4 - if l e xi o k 系列资源 元器件逻辑元件总数触发器数队b 模块最大r a m最大i o e p f i o k l 05 7 67 2 0361 3 4 e p f i o k 2 01 1 5 21 3 4 461 21 8 9 e p f i o k 3 0 1 7 2 81 9 6 861 2 2 4 6 e p f i o k 4 02 3 0 42 5 7 6861 8 9 e p f i o k 5 0 2 8 8 03 1 8 41 02 03 1 0 e p f i o k 7 03 7 4 44 0 9 69 1 8 3 5 8 e p f i o k l 0 04 9 9 25 3 9 21 22 44 0 6 e p f i o k l 3 06 6 5 6 7 1 2 01 63 24 7 0 e p f i o k 2 5 01 2 1 6 01 2 6 2 42 04 04 7 0 f l e xi o k i o 系列含有 7 2 0 寄存器，存储位从6 ，1 4 4b i t s 到7 ，0 0 0 到3 1 ，0 0 0 器件5 7 6 个逻辑单元分为7 2 个l a b 。 这些器件分为3 行a n d2 4 列。 嵌入式阵列由一系列e a b 组成，构成r a m 或r o l l 或当作1 0 0 到3 0 0 个 门电路以完成组合逻辑功能。 f l e x i o k 系列内部资源介绍： 嵌入式阵列： e a b ( 嵌入式阵列块) 是在输入输出口上具有寄存器的能变形的r a m 块，双 端口r 枷可配置的r 栅r o m 尺寸有：2 5 6 x 1 6 、5 1 2 x 8 、1 ，0 2 4 x 4 、2 ，0 4 8 x 2 。 一个器件中所有的e a b 可级联成一个单一的r a n ，级联形成的r a m 块不影响时序。 a 1 t e r a 的软件能自动组合e a b 。 e a b 的输入和输出可以使用不同的时钟。寄存器能被独立地插入到数据输入、 e a b 输出或地址以及写使能信号输入部分中。e a b 时钟信号可使用全局信号、专 用时钟引脚及e a b 局部互连驱动。 每个e b 的输出能同时驱动两个行互连通道和两个列互连通道，未用的通道 可由其它l e 驱动。 逻辑阵列： 逻辑阵列由一系列逻辑阵列块( l a b ) 构成。每个l a b 包含八个l e 和一些局 部互连每个l e ，含有一个四输入查找表( l o t ) 、一个可编程触发器、进位链和 级联链。多个l a b 组合起来可以构成更大的逻辑块。每个l a b 代表大约9 6 个可 用逻辑门。 快速通道： 1 6 器件内部信号的互连和器件引脚之间的信号互连由快速通道( f a s t t r a c k ) 连线提供，f a s t t r a c k 互连是一系列贯通器件行、列的快速连接通道。可以实现 内部三态总线的三态模拟。 全局信号： 器件具有六个专用输入引脚，用来驱动触发器的控制端，以确保控制信号高 速、低偏移。专用输入中的四个输入引脚可用来驱动全局信号。 i 0 引脚 i o 引脚端由一些i 0 单元驱动。i o e 位于快速通道的行和列的末端。每 个i o e 有一个双向i 0 缓冲器和一个既可作输入寄存器也可作输出寄存器的触发 器。每个引脚都有一个独立的三态输出使能控制及漏极开路配置选项( o p e n d r a i no p t i o n ) 、可编程输出电压的摆幅控制。当i o 引脚作为专用时钟引脚时， 这些寄存器提供特殊的性能。当作为输入时，可提供少于1 6l ls 的建立时间； 而作为输出时，这些寄存器可提供少于5 3i ls 的时钟到输出延时。i o e 还具有 j t a g 编程支持、摆幅控制、三态缓冲和漏极开路输出等特性 f l e x i o k e 器件的配置： 在系统上电时，f l e x i o k e 器件的配置可以通过存储在一个串行p r o m 中的 配置数据，或者由系统控制器提供的配置数据来完成。a l t e r a 提供e p c i 、e p c 2 、 e p c i 6 和e p c i 4 4 1 等配置用的p r o m 器件，配置数据也能从系统r a n 和b i t b l a s t e r 串行下载电缆或b y t e b l a s t e r m v 并行下载电缆获得。对于已配置过的器件，可以 通过重新复位器件、加载新数据的方法实现在线可配置( i c r ，i nc i r c u i t r e c o n f i g u r a b i l i t y ) ，重新配置时间小于3 2 0 m s ，可以实现在系统工作时实时改 变配置。 ( 3 ) c y c i o n e “e p i c 6 ： 低成本。内部嵌入式存储资源支持各种存储器和数字信号处理( d s p ) 。其专 用外部存储接口电路集成了d d rf c r a m 和s d r a m 器件以及s d rs d r a m 存储器件， 支持串行、总线和网络接口及各种通信协议。使用p l l s 管理片内和片外系统时 序。支持单端i o 标准和差分r l o 技术，支持高达3 1 1 m b p s 的l v d s 信号。具有 n i o si i 系列嵌入式处理器 c y c l o n e t me p i c 6 ，等效门数为1 2 万门，内含6 ，5 2 3 寄存器， 9 2 。1 6 0b i t s 存储单元：5 ，9 8 0 逻辑单元 a l t e r a 在f p g a 中内嵌模拟的锁相环( p h a s el o c kl o o p ) ，p l lt 作的原理： 压控振荡器( v c o ) 通过自振输出一个时钟，同时反馈给输入端的频率相位检测 器( p f d ) ，p f d 根据比较输入时钟和反馈时钟的相位来判断v c o 输出的快慢，同 时输出p u m p u p 和p 岫p - d w o n 信号给环路低通滤波器( l p f ) ，l p f 把这些信号转 1 7 北京下业大学下学硕十学位论文 换成电压信号，再用来控制v c o 的输出频率，当p f d 检测到输入时钟和反馈时钟 边沿对齐时，锁相环就锁定了。 模拟的锁相环有以下几个显著的特点： 输出时钟是内部v c o 自振产生，把输入参考时钟和反馈时钟的变化转换为 电压信号间接地控制v c o 的频率； 。v c o 输出有一定的范围，如果输入时钟频率超出这个频率，则锁相环不能 锁定； l p f 部件可以过滤输入时钟的高频抖动，其输出时钟的抖动主要来自v c o 本身以及电源嗓声，而不是输入时钟带入的抖动； 模拟电路对电源噪声敏感，一般需要单独地模拟电源和模拟地。 e p f l o k l o p l c c 8 4 4 较为简易的封装形式，较小的规模，更利于初期的开发。 因而设计从e p f i o k i op l c c 8 4 4 开始。 x i l i n x 具有更多的路由资源而全局资源较少，。a l t e r a 具有宽带总线的方 面很有特点。 采用f l a s h 存储工艺，可多次编程的串行编程存储器。可通过内置的i e e es t d 1 1 4 9 1j t a g - b s t 电路接口来配置5 o v 、3 3 v 、2 5 v 器件。用b i t b l a s t e r 或 b y t e b a s t e r m v 下载电缆，使用矢量格式文件( 木s v f ) ，j a m ( * j a m ) ，p o f ( * p o f ) ， 或j a mb y t e c o d e ( * j b c ) 等文件对其进行配置，常用p o f ( * p o f ) 格式。 ( 5 ) a t 2 8 c 8 4 e 2 p r o m 硬件连接：a 1 2 一a o 地址线，n o e ，n c e 接地，n w e 接电源。 p i nc o n f i g u r a t i o n s 1 1 n a m e f u n c a o m o - 佐 a 口e 5 一 c e c h i pe n a j l e 琵 o u t p u e n , q ：l e 确芒 w r e n s l n e i 脚- i 0 7d i l mi n p u l s 妇u l p o i i n cn o c o n n e d d cd o n tc o n n e d 图4 - 1a t 2 8 c 6 4 功能 i s l l 啊d c - d n 口2 1 1 0 - 川 盘1 e j( ) 融 1 】钐；么哆形黝 r 黝形彩竿 )& 心心r 忒r 淤 ilm 一 么 飞义义心心 。一h 一。 一h 一 豫n st7 一 一i 一 ￥ ) | ( 一“、一器_ 1 ， 1 9 一黛 一 北京t 业人学r t = 学硕十学位论文 外扩随机存储器s r a m ：6 2 6 4 ，如c y 6 2 6 4 ，容量为8 k * 8 b i t ，静态r a m 从波形得到： 图4 - 3c y 6 2 6 4 波形 4 2 f p g a 最小系统配置方案 | 谩。| 既 10 写 0 1 读 配置可以采用计算机、单片机，e 2 p r o m 等实现。可以通过j t a g 链接多芯片 或单芯片。j t a g 链接系统支持j t a g ( j o i n t t e s ta c t i o ng r o u p ) 方式，b y t e b l a s t e r 下载电缆，直接配置及编程。 本设计主要讨论对采用计算机b y t e b l a s t e r 下载电缆，j t a g ( j o i n tt e s t a c t i o ng r o u p ) 方式和选用f l a s he p c 2 l c 2 0 ，a l t e r a 公司f l e x i o k 系列的单芯 片配置及编程固化。 配置方式分： 主动串行配置( a s ) ：被动串行( p s ) ：被动并行同步( p p s ) ：被动并行异步 ( p p a ) 。 a l t e r a 公司f l e x i o k 系列支持p s 、p p s 和，i a g ( j o i n tt e s ta c t i o ng r o u p ) 等方式。p s 方式简单，同时对配置时钟的最小频率。目前电路板工作采用p s 方 式。 配置原理： p sc o n f i g u r a t i o nw i t had o w n i o a dc a b l e c o n f i g u r a t i o nd e v i c ec i r c u i t f l e x i o k p s 方式用下载电缆与f l a s he p c 2 l c 2 0 配置编程原理 一三一 图4 - 4p s 配置编程原理 1 0 升插座 叫 图4 - 5b y t e b l a s t e r 下载电缆电路 一警盘窿 图4 - 6c y c l o n e p l c 6 配置 从上述配置原理图4 q 4 6 可见，c y c l o n e t m e p i c 6 配置与e p f l 0 k l o p l c c 8 4 4 非常相似。 2 l 一一 北京丁业大学丁学硕十学位论文 4 3 高速a d d a 芯片 a d ，d a 从数据输入上有串行与并行之分，d a 从输出上有电流型与电压型 之分。 用串行d a 往往需要并串转换器和d a 输出控制器。本设计采用的是并行 a d ，d a ，d a 为电压型。 4 。3 。l 高速a dt l c 5 5 1 0 t l c 5 5 1 0 是一个8 位并行高速a d ，其最高转换速率可到2 0 m s p s ，单5 v 供 电，被广泛的应用在数字电视、医疗图象、视频会议等高速数