嵌入式系统设计5

嵌入式系统设计 信息工程学院计算机科学技术系 牛斗 副教授 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 核心： ARM920T Cache： 6K指令缓存 +16K数据缓存 内部其他资源： 外部存储器控制器 MMU LCD控制器 PWM X 5 DMA通道 X 4 通用 I/O口 X 117 UART X 3 外中断 X 24 IIC总线控制器 ADC 8通道 10位 IIS总线控制器 SPI X 2 MMC卡接口 USB接口 触摸屏接口 电子日历时钟 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 中断控制器：管理 55个中断源。 包括： 定时器： 5个 +看门狗： 1个 UART： 9个 SDI： 1个 外部中断： 24个 USB： 2个 DMA： 4个 LCD： 1个 RTC： 2个 电池故障： 1个 ADC： 2个 IIC： 1个 SPI： 2个 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 RTC： 实时电子日历时钟 全部的时钟功能。包括：年、月、日、时、分、秒 32.768KHZ频率 中断功能 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 GPIO： 通用 I/O口 117个 I/O口引脚。其中 24个有中断功能 每个 I/O口引脚都有复用功能 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 UART： 通用异步串行 I/O口 3通道。 每个通道支持 中断模式 /DMA模式 每个通道支持 5、 6、 7、 8数据位 支持外时钟 可编程波特率 支持 IrDA（红外通信） 支持环回模式（可以实现自测试） 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 DMA控制器 ： 4通道 每个通道支持 ： 存储器 存储器 存储器 I/O口 I/O口 存储器 I/O口 I/O口 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 A/D转换器和触摸屏 通道： 8通道（多路复用） 精度： 10位 速度： 500KSPS 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 LCD显示器控制器 支持扫描模式： 4位 单扫 /双扫 、 8位 单扫 支持显示模式：单色 灰度（ 4级 /16级） 彩色（ 256/4096色） 支持屏幕尺寸： 640 X 480 320 X 240 160 X 160 显示缓存： 4MB 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 看门狗定时器 16位定时器 时间到之后复位 /中断 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 IIC总线接口 单通道 串行、 8位数据、双向传输 传输速率： 标准模式速率： 100Kbit/S 快速模式速率： 400Kbit/S 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 USB接口 主设备接口： 2个 从设备接口： 1个 标准： USB1.1标准 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 SD接口 兼容 SD存储卡协议 1.0版 兼容 MMC卡存储协议 2.11版 接收、发送有 FIFO缓冲 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.1 S3C2410A微处理器简介 SPI接口 兼容 SPI协议 2.11版 接收、发送具有 2 X 8移位寄存器方式 接收、发送支持中断、 DMA模式 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.2 基于 S3C2410A微处理器的硬件平台结构 1S3C2410A微处理器体系结构图 （图 5-1/P146） 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.2 基于 S3C2410A微处理器的硬件平台结构 2基于 ARM9微处理器的嵌入式硬件平台体系结构 （图 5-2/P147） 包括： 1存储器部分 包括： Flash 负责系统启动 /系统数据存储器 SDRAM 作为系统内存 2人机交互接口部分 包括： 液晶接口 键盘接口 +触摸屏接口 3I/O口接口部分 包括： GPIO接口 A/D、 D/A接口 4总线接口部分 包括： RS-232 USB接口、 IIS接口等等 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.2 基于 S3C2410A微处理器的硬件平台结构 S3C2410A微处理器的启动引导 第一级引导： 系统复位， CPU判断引脚 OM1： 0状态。如果 OM1： 0=00 则将 Flash中前 4K内容复制到 SDRAM中。并跳转到 SDRAM去执行 第五章 嵌入式系统硬件平台与接口设计 5.1 基于 S3C2410A微处理器的硬件平台体系结构 5.1.2 基于 S3C2410A微处理器的硬件平台结构 S3C2410A微处理器的启动引导 第二级引导： 在 Flash前 4K一般存放 Boot Loader（核心部分）， 当该程序启动后，将初始化 SDRAM及 Flash控制器，初始化系统总线 和其它接口。 随后将 Boot Loader其它部分复制到 SDRAM中，执行 Boot Loader 引导操作系统、运行其它程序。 第五章 嵌入式系统硬件平台与接口设计 5.2 存储器系统设计 5.2.1 存储器系统概述 1.存储器系统的层次结构 2.高速缓存 （ Cache） 3.内存管理单元 第五章 嵌入式系统硬件平台与接口设计 5.2 存储器系统设计 5.2.2 S3C2410A的存储系统设计 1. S3C2410A存储器系统的特征 1支持 大端 /小端 模式（大端：高地址 高字节） 2地址空间 1GB（ 256MB X 8 Bank） 3每个 Bank支持 8/16/32位数据总线 4其中： 固定起始地址的 Bank X 7 可变起始地址的 Bank X 1 5Bank0-Bank5支持 ROM/SRAM Bank6-Bank7支持 ROM/SRAM FP/EDO/SDRAM（包括刷新、寻址） 第五章 嵌入式系统硬件平台与接口设计 5.2 存储器系统设计 5.2.2 S3C2410A的存储系统设计 1. S3C2410A存储器系统的特征 SRAM（启动） SROM SROM SROM SROM SROM SROM/SDRAM SROM/SDRAM 扩展 nGS1 nGS2 nGS3 nGS4 nGS5 nGS6 nGS7 128M 128M 128M 128M 128M 可选 可选 使用 Flash作为启动 ROM 第五章 嵌入式系统硬件平台与接口设计 5.2 存储器系统设计 5.2.2 S3C2410A的存储系统设计 2. 存储器的大小端模式 当 nRESET=“0” 时，使用 大端模式 之后通过 ENDIAN寄存器中相应位可以重新定义存储器大小端模式 当 nRESET=“0” 时， BANK0的总线宽度由引脚 OM1： 0设置 OM1 OM0 启动方式数据宽度 0 0 Flash启动 0 1 16位总线 1 0 32位总线 1 1 测试模式 其余 BANK的总线宽度由寄存器 BWSCON中相应位设置 第五章 嵌入式系统硬件平台与接口设计 5.2 存储器系统设计 5.2.2 S3C2410A的存储系统设计 3. 存储器地址引脚连接 存储器地址 引脚 S3C2410引脚 8位总线 16位总线 32位总线 A0 A0 A1 A2 A1 A1 A2 A3 A2 A2 A3 A4 第五章 嵌入式系统硬件平台与接口设计 5.2 存储器系统设计 5.2.2 S3C2410A的存储系统设计 4. 典型系统中存储器的分配情况 存储体 与存储器的接口 Bank0 Flash Bank1 网络控制器 Bank2 保留 Bank3 保留 Bank4 保留 Bank5 保留 Bank6 系统内存 SDRAM Bank7 保留 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.1 串行通信的基本概念 1.串行通信的基本概念（单工、半双工、双工） 2.异步通信 同步： 起始位 传送单位： 字节 数据格式： 起 始 位 数据位 停 止 位 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.1 串行通信的基本概念 2.异步通信 波特率： 传输位数 /秒 异步通信接口： 通用异步收发器 （ UART） 常用 UART： NS16650 常用数据格式： 数制（二进制） 编码： ASCII SBCDIC BCD 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.1 串行通信的基本概念 3.RS-232-C 通用、个人电脑配备 （ COM1） 4.RS-422 平衡传输、远距离 5.RS-485 三态的 RS-422，允许多机通信 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） FIFO 发送移位 FIFO 接收移位 波特率发生器 控制 单元 TxDn RxDn 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 与 UART相关的寄存器包括： 1 UART线控制 寄存器 2 UART控制 寄存器 3 UART FIFO控制 寄存器 4 UART接收 /发送状态 寄存器 5 UART错误状态 寄存器 6 UART FIFO状态 寄存器 7 UART 发送缓冲器 8 UART 接收缓冲器 9 UART波特率因子 寄存器 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 1UART线控制 寄存器 ULCON0： 用于 UART0 ULCON1： 用于 UART1 ULCON2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 模式 奇偶校验 停止位 长度 D6 = 0 正常模式 = 1 红外模式 D5 = 0 无校验位 = 1 有校验位 D4D3 = 00 奇校验 = 01 偶校验 = 10 校验位为 0 = 11 校验位为 1 D1D0 = 00 5位 = 01 6位 = 10 7位 = 11 8位 D2=0 1停止位 /D2=1 2停止位 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 2UART控制 寄存器 UCON0： 用于 UART0 UCON1： 用于 UART1 UCON2： 用于 UART2 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D10 = 0 选择 PCLK = 1 选择 UCLK D9 = 0 TxFIFO变空 产生中断 = 1 TxFIFO为空 产生中断 D8 = 0 RxFIFO进数 产生中断 = 1 RxFIFO有数 产生中断 D7 = 0 禁止 Rx超时中断 = 1 允许 Rx超时中断 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D6 = 0 禁止错误中断 = 1 允许错误中断 D4 = 0 正常工作 = 1 发送 “ 空号 ” 信号 D5 = 0 正常工作模式 = 1 LOOPBACK模式（测试） 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D3D2 写入发送缓冲区需要资源 = 00 禁止 = 01 中断 = 10 DMA0（ UART0)/DMA3(UART2) = 11 DMA1（ UART1) 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 2UART控制 寄存器 D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D1D0 读接收缓冲区需要资源 = 00 禁止 = 01 中断 = 10 DMA0（ UART0) = 11 DMA1（ UART1) 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 3UARTFIFO控制 寄存器 UFCON0： 用于 UART0 UFCON1： 用于 UART1 UFCON2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D7D6 发送 FIFO触发水平 = 00 0字节（空） = 01 4字节 = 10 8字节 = 11 12字节 D5D4 接收 FIFO触发水平 = 00 4字节 = 01 8字节 = 10 12字节 = 11 16字节（满） 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 3UARTFIFO控制 寄存器 UFCON0： 用于 UART0 UFCON1： 用于 UART1 UFCON2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D2 = 0 正常 = 1 TxFIFO清零 D1 = 0 正常 = 1 RxFIFO清零 D0 = 0 禁止 FIFO = 1 使能 FIFO 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 4UARTTx/Rx状态 寄存器 UTRSTAT0： 用于 UART0 UTRSTAT1： 用于 UART1 UTRSTAT2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D2 = 0 正常 = 1 发送器空 D1 = 0 正常 = 1 发送缓冲器空 D0 = 0 正常 = 1 接收缓冲器满 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 5UART错误状态 寄存器 UERSTAT0： 用于 UART0 UERSTAT1： 用于 UART1 UERSTAT2： 用于 UART2 D7 D6 D5 D4 D3 D2 D1 D0 D2 = 0 正常 = 1 帧错误 D1 = 0 正常 = 1 校验错误 D0 = 0 正常 = 1 溢出错误 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 6UARTFIFO状态 寄存器 D15 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D7 D4 TxFIFO中字符数目 D3 D0 RxFIFO中字符数目 D9 =1 TxFIFO满 D8 =1 RxFIFO满 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 7UART发送缓冲 寄存器 UTXH0： 用于 UART0 UTXH1： 用于 UART1 UTXH2： 用于 UART2 8UART接收缓冲 寄存器 URXH0： 用于 UART0 URXH1： 用于 UART1 URXH2： 用于 UART2 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 9UART波特率因子 寄存器 UBRDIV0： 用于 UART0 UBRDIV1： 用于 UART1 UBRDIV2： 用于 UART2 UBRDIVn = （ int）（ PCLK/（波特率 X16） -1 或者： UBRDIVn = （ int）（ UCLK/（波特率 X16） -1 第五章 嵌入式系统硬件平台与接口设计 5.3 串行接口设计 5.3.2 通用异步收发器 （ UART） 硬件连接： 三线式 A机 B机 TxD 电平转换 电平转换 RxD RxD 电平转换 电平转换 TxD GND GND 第五章 嵌入式系统硬件平台与接口设计 5.4 I/O接口设计 5.4.1 GPIO接口设计 1.I/O接口 地位： 主机 CPU与 外部设备 之间 必要性： 1CPU与外设时序配合、通信联络 2CPU与外设数据格式转换、匹配 3CPU负载能力 第五章 嵌入式系统硬件平台与接口设计 5.4 I/O接口设计 5.4.1 GPIO接口设计 2.I/O接口编址方式 1I/O接口独立编址 2与存储器统一编址 S3C2410采用方式 2 第五章 嵌入式系统硬件平台与接口设计 5.4 I/O接口设计 5.4.1 GPIO接口设计 3.GPIO的原理与结构 D G Q Q D G Q Q PORT DDR 引脚 D0 WR_PORT RD_DDR WR_DDR RD_PORT 第五章 嵌入式系统硬件平台与接口设计 5.4 I/O接口设计 5.4.1 GPIO接口设计 3.GPIO的原理与结构 数据方向寄存器 DDRn：设定 I