EDA技术及应用设计报课程设计-基于Verilog语言的调频输出器设计.doc

宜兴工程学院，电气与电子信息工程学院EDA技术及应用设计报告名 称： 基于Verilog语言的调频输出器设计 专业名称： 电气工程及其自动化 班 级： 11级电气工程及其自动化（1）班 学号： 20114022 姓 名： 同 组 人： 指导教师： 设计时间： 2014年9月15日9月26日 设计地点： 3号楼 404教室 任务书设计题目： 基于Verilog语言的调频输出器设计 教学院： 电气学院 专业班级：11级电气本一 学生姓名： 学号： 201140220113 指导教师： 邓彬伟 1主要内容1）设计一个6位频率计，输出为100KHz的固定任意波形。测量结果用6个数码管显示，基准时钟频率为50MHz；2）精度要求达到100KHZ+500KHZ,只显示测量结果。3）频率计只设一个复位键，按下该键（reset=0）系统复位，释放该键（reset=1）系统工作，测量并显示结果；4）用Verilog HDL实现上述要求的频率计。2基本要求设计报告：不少于5000字，幅面，统一复印封面。 封面、设计任务书 目录1）系统设计原理说明及实现方案论证；（综述、任务详解及设计思路等）2）系统硬件设计；3）系统软件设计；4）系统调试；（调试步骤、方法及调试过程中的问题及如何解决等）5）结果分析及展望；（最后的结果成功点和不足之处、总结及改进等） 附录-参考文献3进度安排设计各阶段名称起 止 日 期1查阅DDS原理相关资料2014.9.15 - 2014.9.162讲解DDS原理，verilog程序语言等2014.9.17 - 2014.9.183锁存器原理与数码显示程序的讲解2014.9.19 - 2014.9.224硬件与软件设计，程序调试，撰写报告2014.9.23 - 2014.9.245完善报告，答辩2014.9.25 - 2014.9.264、设计考核办法与成绩评定根据过程、报告、答辩等确定设计成绩，成绩按得分0100分，可分为优、良、中、及格、不及格五等。评定项目基本内涵分值设计考勤考勤、自行设计、按进度完成任务等情况10设计调试软硬件调试过程及完成情况50设计答辩回答问题等情况10设计报告完成情况、报告规范性、创新性、雷同率等情况3090100分：优；8089分：良；7079分：中；6069分，及格；60分以下：不及格5主要参考文献1潘松,黄继业.EDA技术与VHDL（第2版）M.北京:清华大学出版社,2007.2康华光.电子技术基础数字部分（第五版）M.高等教育出版社，2006.3全国大学生电子设计大赛竞赛组委会编.第五届全国大学生电子设计竞赛获奖作品选编M.北京理工大学出版社，2003.4 全国大学生电子设计大赛竞赛组委会编.全国大学生电子设计竞赛获奖作品选编（2003）M.北京:北京理工大学出版社，2005.5全国大学生电子设计竞赛湖北赛区组委会编 电子系统设计实践M.湖北:华中科技大学出版社，2005.教研室主任： 胡学芝 2014年9月 1 日摘 要数字信号发生器是数字信号处理中不可缺少的调试设备，在生产生活中的应用非常广泛。本文所设计的内容就是基于Altera公司的现场可编程门阵列（FPGA）实现数字信号发生器的设计，FPGA具有密度高，功耗低，体积小，可靠性高等特点，设计时可以不必过多考虑具体硬件连接。本文论述了利用FPGA进行调频，设计了一个6位数字显示的固定频率计。它采用Verilog/VHDL硬件描述语言编写程序，在Quartus II软件开发集成环境下进行仿真，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。软件设计模块分为被测信号、频率测量、周期测量、数码管显示共四个模块。硬件采用Altera公司的Cyclone Cyclone E系列芯片EP4CE6F17C8，系统时钟为50MHZ，调100KHZ加上500KHZ。经过仿真下载验证,能够实现等精度测频率和周期的功能，证明该设计方案切实可行。关键词：变频；FPGA；Verilog/VHDL语言。ABSTRACTDigital signal transmitter as a test facility is an important part of information processing system. In the production of a wide range of application of life. This content is designed by Altera, based on field programmable gate array (FPGA) design of digital signal generator, FPGA has a high density, low power consumption, small size, high reliability, can not have too much to consider wher designing specific hardware connection。This article discusses frequency measurement technology using FPGA / CPLD, and completes the design of an 8-bit digital precision frequency meter. It based on Verilog / VHDL description of a programming language under Quartus simulation environment. It is divided into four modules: the measured signal, frequency measurement, period measurement, digital display. Hardware design uses the development board EP2C8Q208C8N manufactured by Alteras Cyclone II. Its system clock is 50MHZ. This frequency meters frequency measurement is 100KHZ follow with 500KHZ. This design includes the whole process of input, compilation, software simulation, downloads, and hardware simulation. Precision frequency and period measuring is achieved through simulation download, which demonstrates that the design scheme is practicable.Key words: Digital frequency meter,；FPGA；Verilog/VHDL.一、技术介绍1.EDA介绍 EDA是电子设计自动化（Electronic Design Automation）缩写。EDA技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL1。1.2VHDL简单介绍VHDL是一种主要的硬件描述语言之一，硬件描述语言（HDL）是各种描述方法中最能体现EDA优越性的描述方法。所谓硬件描述语言，实际上就是一种描述工具，其描述的对象就是待设计电路系统的逻辑功能，实现该功能的算法，选用的电路结构以及其他各种约束条件等。通常要求HDL既能描述系统的行为，又能描述系统的结构。VHDL涵盖面广，抽象描述强，支持硬件的设计，验证，综合和测试。VHDL能在多级别上对同一逻辑功能进行描述。VHDL的基本结构包含一个实体和一个结构体，而完整的VHDL结构还包括配置，程序包与库。各种硬件描述语言中，VHDL课程设计说明书描述能力最强，因此运用VHDL 进行复杂电路设计时，往往采用自顶向下结构化的设计方法。1.3QuartusII 简介 Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。二、系统设计原理说明及方案选择2.1设计要求 在本设计中要求设计的简易信号发生器是采用VHDL来实现的简易信号发生器，它能产生正弦波。设计信号发生器，使之能够生成正弦波。电路的外部频率为50MHz，要求信号发生器可产生100KHZ+500KHZ的频率的信号；要求输出正弦波形，具有频率选择的功能；在同一频率档内，可实现频率的加减；要求显示波形的同时能够进行频率的调节；要求能够显示波形正弦波；要求能够显示频率值；可用示波器进行波形的观测。2.2设计原理 VHDL语言编辑框中依次输入分频器、四选一选择器（可选择多种波形可以加可以不加本设计只有正弦波）、循环加法计数器等4种计数器、七段译码器等功能模块的VHDL语言源程序。输入完成之后单击保存图标并输入相应的文件名。保存之后即可对源程序进行编译。如果编译成功则源程序完全正确，否则应该返回到出错处改正错误直至编译成功为止。编译成功之后选中源程序依次单击File、NEW、create/updatecreate symbol file for current file便可对相应的模块生产元器件。本次设计中对顶层文件采取原理图输入法，利用前期设计的各模块的元器件图连接成整体电路图。修改设计直至编译成功为止，电路原理图如图2-1所示： 2-1 整体电路原理图2.3方案选择方案一：使用ATMEL公司的AT89C51实现一基于单片机S的设计，使用该单片作为控制器件，再辅以其他外围电路。方案二：基于EDA技术，用Verilog HDL输入设计。与原理图输入设计相比，当设计的系统比较复杂时，前者有更大的优越性，且设计越复杂，前者的优点越突出。由于本设计的系统比较简单，故选用方案二，基于EDA技术，用Verilog HDL输入设计。3、 系统硬件本设计使用的FPGA芯片为EP3CE6F17C8芯片，通常情况下在硬件调试的过程中一般使用下载电缆进行下载，而当调试完成以后要用配置芯片对FPGA进行配置。配置芯片在每次系统上电以后自动将配置文件加载到FPGA中形成电路。 图3-1 EP3CE6F17C8芯片 1）仿真波形正确后，便可进行下载；2）选择FPGA系列开发板试验开发系统；3）使用Cyclone E系列芯片EP4CE6F17C8；4）先进行引脚锁定，具体引脚锁定如图3-2 ； 5）选择好硬件和模式后就可以下载到EDA；图3-2 正弦信号发生器引脚选择4、 系统软件 本次设计的软件部分主要运用Altera公司的Quartus软件平台，其开发流程基本分成2个步骤：1.设计输入Quartus软件的设计文件可以来自Quartus5.1设计输入工具或各种工业标准的EDA设计输入工具Quartus强大的集成功能允许信息在各种应用程序间自由交流，设计者可在一个工程内直接从某个设计文件转换到其他任何设计文件，而不必理会设计文件是图形格式、文本格式，还是波形格式。Quartus具有如下的多种设计输入方法:原理图输入与符号编辑、硬件描述语言、波形设计输入、平面图编辑以及层次设计输入。如此众多的设计方法帮助设计者轻松地完成设计输入。2.项目处理Quartus处理一个设计时，软件编译器读取设计文件信息，产生用于器件编程、仿真、定时分析的输出文件。消息处理器可以自动定位编译过程中发现的错误，编译器还可以优化设计文件。项目处理包括以下基本步骤:(1)消息处理器自动定位错误；(2)逻辑综合与试配；(3)定时驱动编译；(4)设计规则检查；(5)多器件划分。五、系统调试 将程序下载Cyclone系列芯片中，同时在FPGA开发板上进行硬件验证。本文提出的数字频率计由于采用Verilog语言设计，用一片FPGA实现，因而体积小，功耗低，具有较好的应用前景。但由于结构还比较简单，有待进一步完善。通过分析，将50MHZ的系统时钟产生8MHz 的门控信号和待测的定频信号，而对输入系统时钟clk（50MHz）进行分频的模块，设计源代码对输入系统时钟clk（50MHz）进行17分频产生100KHZ 信号。从工作时序仿真图可以看出：由系统时钟提供的50MHz的输入信号，经过信号源模块，通过17分频产生100KHZ的时钟信号，误差在0.5之间，达到了设计所需的预期效果。如图5-1：图5-1 正弦信号发生器仿真波形图 在Quartus II中将所有功能模块建立完成后，将各个模块在顶层图形文件中连接起来。配置管脚，通过编译后下载到核心开发板Cyclone Cyclone E系列芯片EP4CE6F17C8中验证实验结果。测试结果通过仿真波形显示。通过开发板验证表明，按键功能正常，频率测量功能正常，在允许误差范围内。通过对实验结果的分析，在做FPGA设计时，把主要的精力都放在了写代码本身，而较少的关注锁相和分频分析的问题。实际上，当设计比较简单，且运行频率比较低的时候，不加相关的时序约束，FPGA软件都可以综合出来可用且相对较可靠的代码来。但当设计比较复杂，运行频率比较高的时候，不做时序分析，不加上一些必要的约束，就很难保证设计能且稳定的运行在所设定的频率上。在开始做设计的时候并没有很在意这方面的问题，今后我们会学习改进。6、 结果分析及展望 通过此次设计实践，我们对EDA技术有了一些了解，也真正体会到EDA带来的方便。同时EDA技术比我们想象中的要难的多。里面有很多的思想来源于信息电子技术逻辑算法的设计，需要有很强的C语言编程功底。学习一门知识要从最基本的体系构架开始，倘若一开始就从顶层设计入手，就会造成很多基本原理、基本概念上的偏差，甚里面的基本知识，包括电路的概念以及寄存器传送的基本知识。VHDL语言与C语言有很大的不同，但是C语言的编程思想也可以移植到VHDL语言当中来，尤其是一些逻辑会拖延设计的时间，事倍功半。这次实验让我学到了很多知识，我获益匪浅！学会了如何使用Quartus进行verilog语言的编程，也学会了如何对verilog的程序进行仿真，在仿真过程中还学会了如何对几个端口进行编组，以及如何对一组端口设置波形，还有设置时钟的波形。最重要的是这次实验主要是生成block原理图，我也掌握采用顶层原理图设计复杂逻辑电路的