8位全加器全面实验报告2.doc

学院实验报告 课程名称：逻辑设计与FPGA 项目名称：8位全加器 姓名： 专业： 微电子 班级：13级 学号： 同组成员 无 实验日期 一、 实验预习部分：实验目的：熟悉利用Quartus的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。1 实验原理：利用层次设计方法设计8位全加器。一个8位全加器可以由8个1位加法器构成，加法器间的进位可以串行方式实现，将低位加法器的进位输出端与相邻的高位加法器的最低位进位输入信号端相接。八位全加器VHDL设计程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B IS PORT (A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CIN: IN STD_LOGIC; COUT:OUT STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY ADDER8B;ARCHITECTURE BHV OF ADDER8B ISSIGNAL DATA:STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINDATA=(0&A)+(0+B)+(00000000 & CIN);COUT=DATA(8); DOUT=DATA(7 DOWNTO 0);END ARCHITECTURE BHV;半加器原理图全加器原理图8位全加器原理图3 实验仪器： 1、 PC机1台 2、 QuartusII系统 3、 开发板1块4实验步骤及方法： 完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 具体步骤：1.建立一个工作文件夹用来存放实验文件以及数据和编辑设计文件。2.创建工程，命名，并选择目标芯片。3.利用原理图输入法编辑半加器入库，然后利用入库的半加器编辑一个全加器并且入库，最后利用入库的全加器编辑一个8位的全加器。4. 编译成功后，进行时序仿真。打开波形编辑器File-New-Vector Waveform File；波形文件存盘；将工程adder8的端口信号节点选入波形编辑器中；编辑输入波形，设置端口信号；启动仿真器并观察仿真结果。5. 引脚锁定。Assignments-Assignment Editor命令进入编辑窗口，将信号加进后开始引脚锁定，选择合适的硬件模式。6.完成引脚锁定后再次全程编译。7.编译文件下载。将编译产生的SOF格式配置文件配置进FPGA中，进行硬件测试。 5注意事项实验预习成绩（百分制）_ 实验指导教师签字：_：1、所有实验数据放入一个文件夹内，并且不要把文件夹放在系统盘上，实验结束后备份 好实验数据，以备教师随时查阅。 2、文件名不能出现中文也最好不要用数字,工程名与设计的实体名保持一致。 3、 目标芯片要选择与开发板上对应的EP3C16F484C6。4、 设置好的顶层文件记得重新编译才能创建波形文件。5、 波形仿真的时候记得去加载对应的波形文件，否则仿真失败。二、 实验过程记录部分：1. 实验过程记录：打开软件，用原理图编辑一个半加器，入库。跟着编辑全加器，入库，再编辑一个8位全加器。利用顶层文件设置，分别把半加器，全加器，8位全加器分别仿真。成功之后，把8位全加器烧写到开发板上测试，验证。2实验现象及原始数据记录实验操作成绩（百分制）_ 实验指导教师签字：_：半加器RTL全加器RTL8位全加器RTL半加器仿真波形全加器仿真波形8位全加器仿真波形三、 实验结果与讨论：1 数据处理及实验结果分析： 半加器输入输出abcoso1001000011100101符合半加器的真值表，仿真成功。全加器(真值表按顺序排列)输入输出ainbincincoutsum 00000 00101 01001 01110 10001 101101101011111对比仿真波形，以及全加器的真值表，符合全加器的真值表。仿真成功。8位全加器：功能方阵的结果跟数学理论的结果相同。说明8位全加器的仿真是成功的。2实验改进、心得体会及思考题实验报告成绩（百分制）_ 实验指导教师签字：_日期：_：心得体会：通过这次实验，进一步熟悉了quartus软件的使用。对于简单电路设计也有了进一步的认识。 掌