（电路与系统专业论文）数字集成电路低功耗优化设计研究[电路与系统专业优秀论文].pdf

中文摘要 摘要：随着集成电路制造技术的飞速发展，芯片的集成度和速度不断提高，但是 单位面积上的功耗却一直呈现上升趋势。功耗己经成为所有i c 设计者必须考虑的 因素，对功耗进行优化是目前每个i c 设计企业必不可少的环节。论文主要对数字 集成电路功耗的来源和优化方法进行了研究，分别从系统级、算法级、寄存器传 输级、逻辑门级、版图级以及电路级分析了低功耗的优化方法，并使用s y n o p s y s 公司的d e s i g nc o m p i l e r 和p r i m ep o w e r 分析工具对具体电路综合后面积和功耗的 优化效果进行分析，得到可靠的优化数据来指导数字集成电路的设计。 论文首先阐述了低功耗优化设计的研究背景，综述了国内外低功耗技术在数 字集成电路设计中的发展和现状。其次，分析了实用的功耗估计和优化的方法。 其中主要对门级和寄存器传输级( r t l ) 的低功耗优化方法进行了论述，并通过对 具体的电路进行实验得到了各种方法的实际优化效果。在门级的低功耗优化中， 对单元映射和公因子提取这两种优化方法进行了具体电路的e d a 实现，得到了简 单逻辑电路单元映射到基于t s m c0 1 8 u m 工艺的标准单元的优化效果。在寄存器 传输级的低功耗优化中，对门控时钟的优化方法进行了具体电路的e d a 实现，得 到了门控时钟对于一般电路的优化效果。论文还说明了代码风格优化对数字集成 电路综合后面积、功耗等因素的影响。最后，论文对数字集成电路有限状态机的 低功耗设计方法进行了阐述，分析了有限状态机采用各种优化方法综合后面积和 功耗的优化效果，得到了有限状态机的一般优化方法。 最后对论文工作进行了总结，并就今后课题的研究方向做了进一步展望。 关键词：数字集成电路；低功耗；门控时钟；动态功耗 分类号：t n 7 9 j 丝塞銮通太堂亟堂僮i 金塞旦曼i 壁g ! a b s t r a c t a b s t r a c t ：w i t ht h ed e v e l o p m e n to fi cd e s i g nt e c h n o l o g y , t h es p e e da n di n t e g r a t i o n o fc h i p sh a v eb e e ng r e a t l yi m p r o v e d ，h o w e v e rt h ep o w e rc o n s u m p t i o no fu n i ta r e ai s i n c r e a s i n g e v e r yi cd e s i g n e rs h o u l dc o n s i d e rt h ep o w e rc o n s u m p t i o n i nh i sd e s i g n t h e l o wp o w e rd e s i g ni sb e c o m i n go n eo ft h em o s ti m p o r t a n tj o b si ne v e r yi cd e s i g n c o m p a n y i nt h i sp a p e r , t h er e s e a r c ho no r i g i na n dc a l c u l a t i o n so fp o w e rc o n s u m p t i o no f t h ed i g i t a li n t e g r a t e dc i r c u i t sa r em a d e ，m e a n w h i l es o m em e t h o d so fr e d u c i n gt h ep o w e r c o n s u m p t i o ni nt h ed e s i g nl e v e l so fs y s t e m - l e v e l ，a l g o r i t h m l e v e l ，r e g i s t e r - t r a n s f e r - l e v e l ， g a t e l e v e l ，l a y o u t - l e v e la n dc i r c u i t l e v e la r eg i v e n t h es o f t w a r eo fd e s i g nc o m p i l e r a n dp r i m ep o w e rd e v e l o p e db ys y n o n p s y sa r eu s e dt om a k et h ea n a l y s i so fa r e aa n d p o w e rc o n s u m p t i o no fc e r t a i nc i r c u i t s t h er e s u l t so f t h ea n a l y s i sa r ev e r yi m p o r t a n tf o r t h ed e s i g no fd i g i t a li n t e g r a t e dc i r c u i t s f i r s t ，b a c k g r o u n do ft h er e s e a r c ha n da c t u a l i t yo fl o wp o w e rd e s i g ni nd i g i t a li c b o n li na n do u to ft h ec o u n t r ya r ep r e s e n t e d t h e n ，t h em e t h o d so fe s t i m a t i o na n d o p t i m i z a t i o no fp o w e rc o n s u m p t i o na r eg i v e n t h eo p t i m i z a t i o nm e t h o d so fp o w e r c o n s u m p t i o ni ng a t e - l e v e ra n dr e g i s t e r - t r a n s f e r - l e v e la r em a i n l yd i s c u s s e d ，a n dt h e o p t i m i z e dr e s u l t s a r eg o tf r o mt h ee x p r i m e n t s0 1 1c e r t a i nc i r c u i t su s i n gd i f f e r e n t o p t i m i z a t i o nm e t h o s i nt h eg a t e - l e v e ll o wp o w e rd e s i g n ，t h em e t h o d so fc e l lm a p p i n g a n dc o m m o nf a c t o re x t r a c t i n ga r ep r o v e dt ob ee f f e c t i v ew i t he d at o o l s ，a n dg e tt h e o p t i m i z e dr e s u l t so fs i m p l el o g i cc i r c u i t st os t a n d a r dc e l l sb a s e do nt s m co 18 u m t e c h n o l o g yt h r o u g hc e l lm a p p i n g i n t h e r e g i s t e r - t r a n s f e r - l e v e l ，t h e m e t h o do f c l o c k 。g a t i n gi sp r o v e dt ob ee f f e c t i v ei nc e r t a i nc i r c u i t sw i t he d a t o o l s ，a n dg e tt h e o p t i m i z e dr e s u l t so fc o m m o nc i r c u i t su s i n gt h em e t h o do fc l o c k - g a t i n g a n da l s o ，i t s d e m o n s t r a t e dt h a tc o d es t y l ec a na l s oa f f e c t st h ea r e aa n dp o w e rc o n s u m p t i o no ft h e c i r c u i t sm a p p e d a tl a s t ，l o wp o w e rd e s i g no ff i n i t es t a t em a c h i n ei se x p e r i m e n t e d ，a n d i t sp r o v e dt ob ee f f e c t i v eo fu s i n go p t i m i z a t i o nm e t h o d s ，a n dac o m m o no p t i m i z i n g m e t h o do ff i n i t es t a t em a c h i n ei sb r o u g h t f i n a l l y , ac o n c l u s i o no ft h et h e s i si sp r e s e n t e d ，a n ds o m ef u r t h e rp r o s p e c t so ft h e r e s e a r c ha r em a d e k e y w o r d s ：d i g i t a li n t e g r a t e dc i r c u i t ；l o wp o w e r ；c l o c k - g a t i n g ；d y n a m i cp o w e r c l a s s n o ：t n 7 9 学位论文版权使用授权书 本学位论文作者完全了解北京交通大学有关保留、使用学位论文的规定。特 授权北京交通大学可以将学位论文的全部或部分内容编入有关数据库进行检索， 并采用影印、缩印或扫描等复制手段保存、汇编以供查阅和借阅。同意学校向国 家有关部门或机构送交论文的复印件和磁盘。 ( 保密的学位论文在解密后适用本授权说明) 学位论文作者签名： 蒋文栎 导师签名： ! ? 良多 u 勿 签字日期：】否年月1 1 日签字日期：2o o年月，? 日 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作和取得的研 究成果，除了文中特别加以标注和致谢之处外，论文中不包含其他人已经发表或 撰写过的研究成果，也不包含为获得北京交通大学或其他教育机构的学位或证书 而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作 了明确的说明并表示了谢意。 学位论文作者签名： 蕊文标 签字日期：2 口口嚣年月i2 日 致谢 本论文的工作是在我的导师路勇副教授的悉心指导下完成的，路勇老师严谨 的治学态度和科学的工作方法给了我极大的帮助和影响。在此衷心感谢两年来路 勇老师对我的关心和指导。 杜普选老师悉心指导我们完成了实验室的科研工作，在学习上和生活上都给 予了我很大的关心和帮助，在此向杜普选老师表示衷心的谢意。 陈后金教授对我的科研工作和论文都提出了许多宝贵意见，在此表示衷心的 感谢。 在实验室工作及撰写论文期间，李宁、孟英、李赵红等同学对我论文中的e d a 实现工作给予了热情帮助，在此向他们表达我的感激之情。 另外也感谢我的父母，他们的理解和支持使我能够在学校专心完成我的学业。 1 绪论 随着移动设备需求量的增加和芯片工作速度的提高，芯片的功耗已经成为集 成电路设计者必须考虑的问题。同时，对于芯片整体性能的评估已经由原来的面 积和速度的权衡变成了面积、时序、可测性和功耗的综合考虑，并且功耗所占的 比重越来越大。 1 1 低功耗技术的研究背景和意义 集成电路是二十世纪发展起来的新兴高技术产业之一，也是二十一世纪全面 进入信息化社会必要的前提和基础。自1 9 5 8 年德克萨斯仪器公司制造出第一块集 成电路以来，集成电路产业一直保持着惊人的发展速度，在数字化、信息化时代 的今天，数字集成电路的发展及广泛应用显得尤为引人注目。从电子管、晶体管、 中小规模集成电路、超大规模集成电路，发展到当今市场主流的专用集成电路 ( a s i c ) ，乃至现处于飞速发展阶段的系统级芯片，数字集成电路始终沿着速度更 快、集成度更高、规模更大的方向不断发展。到目前为止，集成电路基本上仍然 遵循着摩尔定律发展，即集成度几乎每1 8 个月增长一倍【1 1 。随着芯片规模的进一 步扩大，功耗问题变得日益突出，并成为制约未来集成电路发展的关键因素之一。 一直以来，面积最小化和高速度是数字集成电路设计中最主要的问题。绝大 多数e d a 工具在设计时就是以达到这些要求为目标的。现在，由于新的i c 工艺 技术的引入，集成度越来越高，降低功耗逐渐成为至关重要的一项因素了。在亚 微米和深亚微米技术中，由于能量消耗而产生的热量使电路中固有的功能受到了 影响。 功耗的上升意味着电迁移率的增加，当芯片温度上升到一定程度时，电路将 无法正常工作。这将直接影响到复杂系统的性能并进而损害整个系统的可靠性， 尤其对于那些生命周期长和可靠性要求高的电子产品，功耗的挑战已经十分严重。 从市场需求来说，近年来便携电脑、移动通讯工具等应用广泛，这些产品都依靠 电池供电，电池的体积和重量都与电容量有直接关系，为了适应产品更小、更轻、 更耐用的趋势，迫切需要降低功耗。此外封装成本、环保、生物电子等的发展都 迫切需要使用低功耗技术，低功耗设计已经成为超大规模集成电路设计中要考虑 的重要因素之一。 1 2 低功耗技术的研究现状 目前，低功耗技术已经广泛应用于集成电路设计中。集成电路的低功耗设计 技术已逐渐被各设计企业广泛应用。例如，a l p h a 在其芯片a l p h a 2 1 2 6 4 中最早采 用了简单的门控时钟技术来降低功耗旧。i n t e lp e n t i u mm 系列芯片采用系统级的增 强型“s p e e d s t e p ”优化技术、a m d 公司采用“p o w e r n o w ! ”技术、t r a n s m e t a 公司 c r u s o 系列笔记本采用“l o n g _ r u n ”变频节能技术等。目前，功耗的优化方法越来越 多，也越来越具有针对性，但思想都是通过降低工作电压、工作频率、减少计算 量等方法实现集成电路的功耗优化。 数字集成电路低功耗设计的下一步研究方向是结合多个层次的功耗分析与优 化方法，在功率分析上寻求e d a 工具执行速度与数据准确度的平衡点，提出结合 多层次的功耗分析方法。 1 3 低功耗优化方法 数字集成电路的低功耗研究主要集中在两个方面：低功耗电路设计和低功耗 e d a 软件研究。论文主要讨论低功耗电路设计，即在综合考虑速度、面积等因素 的情况下，采用各种手段降低电路的功耗。 根据低功耗措施介入电路设计阶段的不同，数字集成电路设计从顶而下大致 可以分为：系统级( s y s t e m l e v e l ) 、算法级( a l g o r i t h m l e v e l ) 、寄存器传输级 ( r t - l e v e l ) 、逻辑门级( g a t e l e v e l ) 、版图级( l a y o u t - l e v e l ) 和电路级 ( c i r c u i t l e v e l ) 。每个层次都有进行功耗优化的相应技术，所达到的效果也不同。 进行低功耗设计的层次越高，优化的空间也越大。对于不同的设计层次，主要分 为动态功耗优化方法和静态功耗优化方法两大类。 动态功耗在电路的工作状态发生变化时产生，主要包括三个部分：由于逻辑 跳变引起的电容功耗、由于通路延时引起的竞争冒险功耗和由于电路瞬间导通引 起的短路功耗。动态功耗的大小与电路电压、电容以及电路翻转次数有直接关系， 因此降低动态功耗的方法从根本上就是要降低供电电压、减小电路负载电容、降 低电路平均翻转次数以及降低时钟频率。各个设计层次的动态功耗优化方法如下： ( 1 ) 系统级( s y s t e m l e v e l ) 的基本思想是在设计的最初阶段对系统功耗进 行有效管理。主要的系统级低功耗的优化方法包括：软硬件划分【2 】、功耗管理【3 】 和指令优化等。 ( 2 ) 算法级( a l g o r i t h m l e v e l ) 通过选择适当的算法减小跳变率，如采用并 行结构( p a r a l l e l i s m ) 、流水线技术( p i p e 1 i n e ) 、更改总线编码方式 4 1 ( b u se n c o d i n g ) 、 2 增加预计算逻辑( p r e c o m p u t i n g ) 【5 】等。 ( 3 ) 寄存器传输级( r t - l e v e l ) 的低功耗设计的主要思想是对部分电路不工 作时的状态进行隔离，进而减少模块电路在运行过程中的无效翻转。主要有门控 时钟( c l o c kg a t i n g ) 6 1 存储器分块访问、操作数隔离等方法。 ( 4 ) 逻辑门级( g a t e l e v e l ) 低功耗设计的主要出发点是减小负载电容，减 少毛刺，调整晶体管尺寸，选择功耗较低的逻辑器件，并尽可能优化逻辑结构等。 逻辑门低功耗优化的主要方法有单元映射、公因子提取【7 1 、路径平衡i 引、时序调整 【9 1 、门尺寸优化1 m 1 2 1 、管脚置换等。 ( 5 ) 版图级( l a y o u t - l e v e l ) 的优化主要是优化器件和互联，在版图设计过 程中根据信号活动性对信号分层，并将电路划分成易管理的小电路块。 ( 6 ) 电路级( c i r c u i t l e v e l ) 是进行低功耗设计的最低层次，即具体电路实现 过程中采用某些措施来降低电路的功耗。在这个层次中主要考虑逻辑类型的选择， 包括动态电路和异步电路的使用等方面。 静态功耗在形成原因上与动态功耗有本质区别，因此静态功耗的优化方法也 不同于动态功耗。静态功耗的形成和工艺直接相关，因此静态功耗的大小主要取 决于工艺方面的参数。主要优化技术包括工艺控制法【1 3 】、阈值电压控制法【1 4 】、输 入向量控制法【l 引、电源电压控制法【l6 】等。这些方法主要是在晶体管级和物理工艺 级方面的研究成果，目前在高层次上的优化方法还未得到很好的发展。同时，静 态功耗还容易受到环境参数的影响。因此，鉴于研究条件的限制，论文未对静态 功耗的优化方法进行详细研究。 1 4 论文的主要工作 论文的章节安排如下： 第一章对数字集成电路低功耗技术的研究背景、意义和基本的低功耗方法及 其应用的现状和趋势进行了阐述。 第二章主要介绍了数字集成电路设计中各个层次的低功耗优化方法。 第三章介绍了低功耗优化方法e d a 实现的实验平台。 第四章对数字集成电路的低功耗优化方法进行了e d a 实现。在数字集成电 路的门级低功耗优化设计中，对单元映射和公因子提取这两种优化方法分别进行 了典型电路的e d a 实现，并且对基于t s m co 1 8 u r n 工艺的主要标准单元进行了 单元映射优化，并分析其优化效果；在数字集成电路的寄存器传输级低功耗优化 设计中，对门控时钟的优化方法进行了典型电路的e d a 实现，在8 0 5 1 单片机这 个比较完整的系统电路中加入门控时钟，通过分析其优化结果总结出一般性结论， 3 此外还提出了代码风格对于数字集成电路面积和功耗的影响。 第五章对数字集成电路有限状态机的低功耗设计方法进行了研究，总结了各 种优化方法下有限状态机综合后面积和功耗的优化效果，提出了对于有限状态机 电路的功耗优化方法。 第六章对论文工作进行了总结，并就今后的研究工作做了展望。 4 2 数字集成电路低功耗优化技术 2 1 影响功耗的因素 2 1 1 数字集成电路功耗的来源 数字集成电路功耗的来源一般分为两种：来自开关的动态功耗；来自漏电的 静态功耗。动态功耗源于电路运算过程中信号翻转所引起的能量消耗，静态功耗 主要表现为与翻转率无关的漏电功耗。动态功耗可分为电容充放电( 包括网络电 容和输入负载) 和p m o s n m o s 同时打开形成的瞬间短路电流造成的功耗。静态 功耗可分为两类：扩散区和衬底形成二极管的反偏电流( 如d 如) 造成的功耗：关 断晶体管中通过栅氧的电流( i s u b t h 翮删) 造成的功耗。由于芯片的漏电电流随温 度变化，所以当芯片发热时，静态功耗会呈指数上升。同时，漏电流的大小会随 特征尺寸减小而增加。数字集成电路的总功耗、动态功耗( 开关功耗和短路功耗) 和静态功耗( 漏电功耗) 的公式为： b d 胁，= 只办，埘册i c + e s h o r t + ，妇 ( 2 1 ) p s w i t c h = a c v z f ( 2 - 2 ) p s h o r t = a ( b 1 2 ) ( v 一2 v t h ) j f xt ( 2 - 3 ) p l e s 妇兽e = qd i o 如七is u b t h 峪h 碡nq - q 其中，l , o , a t 为总功耗，删f c 为动态功耗，只厅o r f 为短路功耗，p l e s k a g e 为漏 电功耗，a 为开关活动性( s w i t c h i n ga c t i v i t y ) ，c 为总的负载电容( t o t a ll o a d c a p a c i t a n c e ) ，v 为电源电压( s u p p l yv o l t a g e ) ，f 为目标频率( t a r g e tf r e q u e n c y ) ， b 为增益因素( g a i nf a c t o r ) ，t 为输入信号的上升下降时间( r i s e f a l lt i m eo f g a t e i n p u t s ) ，v t h 为阈值电压( v o l t a g et h r e s h o l d ) 。 数字集成电路主要采用c m o s 电路。在直流供电c m o s 电路中，功耗由静态 功耗和动态功耗两部分组成【l 引。c m o s 电路的功耗主要由以下几部分组成： e t o f a t = + 匕+ 该= ( + k + ) ( 2 - 5 ) 其中，p r o 胁l 表示c m o s 电路的总功耗，、分别表示翻转功耗、 短路功耗以及漏电功耗，它们都与电源电压成正比，、k 、k 分别表示与、 只c 和吃相对应的平均电流大小。下面以c m o s 反相器为例进行功耗分析。各功 耗在c m o s 反相器电路中的表现形式如图2 1 所示。 5 k 静态潲电流 k 动态链路i b 流 k 动态殍美电流 图2 1c m o s 反相器电路的功率消耗 f i g 2 - 1p o w e rc o n s u m p t i o no f c m o sc o n v e r t e r 在数字集成电路设计中，c m o s 电路的静态功耗很低，与其动态功耗相比基 本可以忽略不计，因此主要讨论动态功耗的降低方法。 动态功耗主要由开关功耗引起。由式( 2 2 ) 可知，c m o s 电路的功率消耗与 电路的开关活动性、开关频率及负载电容均呈线性关系，与供电电压呈二次平方 关系。因此，芯片的电压越高，时钟频率越快，功率消耗越大。所以，在保证电 路功能正常的前提下，尽量选择低电压工作的芯片以达到降低总体功耗的效果。 2 1 2 数字集成电路降低功耗的基本途径 由2 1 1 节的分析可知，功耗主要取决于四个因素：工作电压、负载电容、开 关活动性和工作频率。因此，数字集成电路的低功耗优化设计要综合考虑这四个 方面，找到最佳的优化方法。 一、降低工作电压 由式( 2 2 ) 可知，功耗与工作电压的平方成正比，因此降低工作电压是降低 功耗的首要措施。降低工作电压是在不改变电路结构的情况下，降低整个芯片的 电压。因此，对于降低功耗来说，降低电压效果更加明显。但是，并不能无限制 地降低电压，降低电压的同时必须考虑电路的速度。电压降低时，延时增加，导 致电路速度下降。以c m o s 电路为例，c m o s 器件的电流为： i d d ( 一巧) z( 2 6 ) 其中，谢为漏电流，为供电电压，圪为阈值电压。 6 c m o s 器件的电路延时为： t d = c y 矗，冽( 2 - 7 ) 式( 2 6 ) 代入( 2 7 ) ，可得： t do c 饧( 饧一巧) 二( 2 8 ) 由式( 2 8 ) 可知，当场 巧时，可以通过适当降低工作电压来降低功耗。 但是，当降低到和k 很接近时，漏电流会很大，这样既增加了电路的延时也增 大了静态功耗，从而降低了电路的性能。 二、降低负载电容 由式( 2 2 ) 可知，动态功耗与负载电容成正比，因此减小负载电容也是降低 功耗的一项途径。c m o s 电路中，负载电容主要由两方面构成：一方面是器件栅 电容和节点电容，它们和器件工艺有关；另一方面是连线电容。随着工艺的发展， 连线电容己经大于器件电容。为了减小负载电容，在工艺方面可以选择较小的器 件，物理设计时减小连线长度。 三、降低开关活动性 c m o s 电路中，开关活动性对功耗也有很大影响。一个模块内各种类型单元 的内部功耗可由式( 2 9 ) 计算： p = n a f m w m h z( 2 9 ) 其中，为门数，彳为活动性，f 为频率，m w m h z 为功率速度比。若信号 活动性为0 ，即使负载电容很大，也不消耗能量。 在某些c m o s 电路中，伪跳变占据了一部分开关活动性。伪跳变由电路中的 比较器、进位加法器、解码器等运算逻辑部件形成，它一旦形成便向下一级电路 传播，直到寄存器为止。因此伪跳变所造成的功耗与其经过的路径有关。伪跳变 传播经过的单元越多，消耗的功率越多。为了降低伪跳变带来的功耗，一种办法 是尽量减少伪跳变的产生；另一办法是缩短其传播长度。 四、降低时钟频率 时钟频率也是影响动态功耗的重要因素。由式( 2 2 ) 可知，集成电路的工作 频率越高，功耗越大。通常情况下，各个模块并不需要在同一时钟频率下工作， 或者同一个模块在不同的时段可以工作在不同的时钟频率。因此，可以在不影响 电路性能的前提下，适当调整各个模块的时钟频率，通过动态分配系统时钟能够 大大降低电路的功耗。此外，也可以利用模块复制，流水线等手段来降低工作频 率。但是，模块复制，流水线等技术是以面积的增加来换取功耗降低的手段，所 以在具体设计过程中需要折中考虑面积和功耗两方面因素。 7 2 2 数字集成电路的低功耗优化技术 2 2 1 工艺级的低功耗优化技术 工艺级的低功耗技术主要包括两方面：按比例缩小技术和封装技术。 一、按比例缩小技术 一直以来，工艺的改进对功耗有较明显的影响。2 0 0 4 年，集成电路的特征尺 寸开始正式进入纳米阶段，9 0 n m 线宽的集成电路大规模应用在c p u 、d s p 等复杂 集成电路中。i n t e l 在2 0 0 6 年推出了基于6 5 n m 工艺的处理器。2 0 0 8 年1 月8 日， i n t e l 发布了首批基于4 5 n m 技术的移动处理器：t 810 0 、t 8 3 0 0 、t 9 3 0 0 、t 9 5 0 0 和 x 9 5 0 0 。系统集成度的不断提高一方面降低了器件的电容，另一方面减少了芯片间 的通讯量，从而大大降低了功耗。工艺的进步使得多层金属布线成为可能，使用 上层的金属进行全局互连，可以减小互连电容，进而减小延迟和降低功耗。按比 例缩小电源电压对降低功耗也非常有效。 二、封装技术 封装技术对芯片的功耗有很大影响。芯片级的i o 功耗大约占整个系统功耗的 1 4 到1 2 ，因此，在多芯片系统中，优先考虑的是降低i o 功耗。芯片间的接口单 元占据了相当一部分功耗，这是因为片间接口电容的大小在p f 数量级，而片上电 容仅仅为伍数量级【2 。由于动态功耗与电容成线性关系，因此芯片间的i o 接口 电容功耗在整个芯片组的功耗中占很大比重，对于多芯片系统，减小i o 电容对于 降低系统功耗具有积极的意义。 多芯片封装( m c m ) 2 2 1 相对于印制电路版( p c b ) 可以大量地降低芯片间通 讯的功耗。在m c m 多芯片封装中，所有芯片被封装在一个基板上，此时，芯片 间的i o 接口电容可以下降到片内i o 接口电容的水平，从而降低了芯片间的i o 功耗。 采用m c m 封装还减小了片间连接线长度和电容，使得延时减小，提高了电路 的性能，从而使低电压低功耗成为可能。此外，和其它封装方式相比，m c m 封装 大大提高了系统的集成度。在深亚微米工艺中，对于8 英寸和1 0 英寸的w a f e r ， m c m 可以封装1 0 亿个管子，这不仅节省了面积，还可以通过它来换取功耗，为 低功耗设计提供了灵活性。 2 2 2电路级的低功耗优化技术 电路级低功耗优化技术包括采用动态逻辑、异步电路等方法。 8 一、动态逻辑 在电路的具体实现过程中，c m o s 工艺提供了多种逻辑结构，例如全互补型 静态c m o s 逻辑、伪n m o s 逻辑、动态c m o s 逻辑、时钟c m o s 逻辑、多米诺 逻辑等。 动态c m o s 逻辑门的基本结构如图2 2 所示，整个逻辑门电路在脉冲西控制 下动态工作，中间是由n 型管构成的组合逻辑门电路，上端接输出z ，并经p 型 管( 预充电管) 接正电源，下端经n 型管( 赋值管) 接负电源。 v 0 图2 - 2 动态c m o s 电路 f i g 2 - 2d y n a m i cc m o sc i r c u i t z 动态逻辑在降低功耗方面有很多优点。第一，采用动态逻辑可以大大减少器 件个数，逻辑实现仅由n m o s 网络完成，p m o s 网络仅作为预充电器件，器件个 数减少则负载电容随之减小，从而可以降低功耗。第二，动态逻辑中p m o s 器件 的层叠个数比较少，因此电路可以在低电压条件下工作，进而降低了功耗。第三， 动态逻辑避免了短路功耗。第四，动态逻辑可以在输出节点保证每个时钟周期内 电平翻转的幅度，避免了伪跳变，从而降低了功耗。第五，动态逻辑电路可以减 少由于竞争冒险产生的毛刺、消除短路电流和降低节点的寄生电容，从而降低了 功耗。 动态逻辑的不足之处在于预充电管需要时钟驱动，这加重了时钟的负担，而 时钟是高活动性的部件，这使得p m o s 网络增加了不必要的开关活动性。在低功 耗设计时，动态逻辑往往实施在特定的电路中。 二、异步电路 随着集成电路技术的发展进入深亚微米以后，器件的尺寸不断缩小，单芯片 的集成容量不断扩大，同步集成电路设计将面临诸多困难。在这种情况下，异步 9 集成电路低功耗、潜在的高性能和便于模块化设计的优点已经逐渐地显现出来。 同步电路采用统一时钟驱动，而异步电路通过握手电路驱动，所示异步电路 的主要优点是避免浪费。因为时钟信号不带任何信息，仅仅是为了驱动，庞大的 时钟驱动网络造成了功耗的严重浪费。异步电路还可以避免伪跳变。另外，因为 没有时钟驱动，异步电路是任务驱动的，在没有任务时便自动关闭。同步电路最 大时钟频率必须满足最大逻辑延迟情况，因此没有充分利用系统的最高性能。异 步逻辑不采用全局时钟而是用握手信号电路协调模块间的运作，因此异步电路本 质上是数据驱动的，能最大限度地降低功耗。 发挥异步集成电路的优点需要合适的应用系统。异步集成电路最突出的两个 优点是低功耗和潜在的高性能，但这优点不是无条件的。异步集成电路没有整体 时钟，使用本地握手信号进行时序控制，需要增加一些电路模块来完成这些工作。 这些附加的电路模块往往会对功耗和性能产生负面影响。因此，发挥异步集成电路 低功耗和高性能的特点需要合适的应用对象，例如在待机很频繁的场合容易实现 低功耗；在平均性能与最差性能相差较大的场合，有利于实现高性能。 2 2 3 版图级的低功耗优化技术 版图优化必须同时优化器件和互连。深亚微米技术的应用，使互连线的功耗 逐渐成为整个电路功耗的主要部分，过去的布局布线技术只考虑面积和延时的因 素。现在布线时都要加入来自设计前端的信号活动信息，以实现对功耗的优化。 版图设计中最简单的低功耗方法是对具有较高活动性的信号选择上层金属布线。 上层金属与基板被一层较厚的二氧化硅隔开，由于布线的物理电容随着氧化层厚 度的增加而减小，因而，把活动性高的信号线布在较上层对降低功耗是有利的， 应该注意的是较上层布线需要更多的通孔，而通孔将增加电容。另外，应使高活 动性的信号布线具有较低的电容。 处理复杂设计时，通常将电路划分成易管理的小电路块分别优化和实现。由 于块内互连比块间互连短，电容小，因此必须在网表划分时考虑信号活性，应使 低活性的互连处在边界上。布局( p l a c e m e n t ) 、布线( r o u t i g ) 的问题和划分的问 题一样，可使用延迟和面积优化的方法，但在功耗优化时，必须采用信号活动性 对电路互连线加权，尽可能使高活动性的互连处于块内。在深亚微米设计时，因 为藕合电容对总的互连电容和功耗有大的贡献，在布线时，引线间距也应根据信 号活动性进行调整。同理，对引线的线宽也应根据互连电容、信号活动性和延迟 限制进行权衡。 1 0 2 2 4 逻辑门级的低功耗优化技术 一、单元映射 对电路进行门级描述时需要使用指定单元库中的逻辑门单元。如果采用手工 输入的方法，对电路进行门级综合时，综合器会从指定的综合库中选择逻辑门单 元。低功耗单元库中的许多逻辑门单元都采用了具有低功耗特性的微体系结构或 其内部采用低电压工作。目前很多a s i c 供应商都提供了此类低功耗单元库。因此， 选择具有低功耗特性的单元库可以达到降低功耗的目的。这是采用单元映射的一 个思想。单元映射的另一个思想是把活动性较高的节点安排在逻辑单元内部，因 为逻辑单元内部的负载电容比较小，因此可以降低总体功耗，最简单的实现方法 就是将若干两输入逻辑门转换为多输入逻辑门。如图2 3 所示，采用单元映射后， 将两输入门构成的电路转换为主要由三输入门构成的电路，所用到的逻辑门个数 大大减少，总线的长度也有所减少，则功耗随之降低。 目前的e d a 工具如s y n o p s y s 的d e s i g nc o m p i l e r 在数字集成电路后端综合里 包含了单元映射的功能，它在做单元映射的工作时不是简单地把两输入门结构都 换为多输入门的结构，而是根据设计出来的电路在设计库中选择最优的逻辑门组 合，使功耗，面积达到最优。 f g e 图2 3 ( a ) 单元映射优化前的组合逻辑电路 f i g 2 - 3 ( a ) l o g i cc i r c u i tb e f o r ec e l lm a p p i n g 图2 3 ( b ) 单元映射优化后的组合逻辑电路 f i g 2 - 3 ( b ) l o g i cc i r c u i ta f t e rc e l lm a p p i n g 二、公因子提取 在逻辑综合中，公因子提取【7 】是简化逻辑网络、降低电路实现成本的常用方法。 例如，一个函数通过化简变形可以得到多种表达式，因此可以采用不同的逻辑结 构来实现同一个函数。不同逻辑结构的实现虽然可能在面积和时序上差别不大， 但由于各个输入信号的翻转率不同，可能导致电路的功耗差别较大。因此，设计 电路时，应该使翻转率较高的信号驱动的负载尽量少，也就是使这些信号靠近输 出端，即经过的器件尽量少。例如，函数f 为： f = a b + a c + 耐 ( 2 1 0 ) 其中，信号f l 的翻转率假定为8 0 ，信号b 、c 、d 的翻转率均假定为2 0 ， 则f l 的信号活动性更强。下一步对函数f 进行化简，使a 尽量处在靠近输出端的 位置，即提取公因子f l 。则化简后的函数为： f 1 = a ( b + c ) + c d ( 2 一1 1 ) 如图2 - 4 所示，信号a 少经过一个与门，则减少了电路翻转，不但降低了功耗， 而且提高了电路的稳定性。 图2 - 4 ( a ) 因式化简前的电路结构 f i g 2 - 4 ( a ) b e f o r ec o m m o nf a c t o rw i t h d r a w s f 图2 4 ( b ) 因式化简后的电路结构 f i g 2 - 4 ( b ) a f t e rc o m m o nf a c t o rw i t h d r a w s 因此，在设计电路时应该明确各个信号的活动性大小，根据各信号的活动性 通过提取公因子来合理安排它们在电路中所处的位置，达到降低电路功耗的同时 提高电路稳定性的目的。 三、路径平衡 路径平衡瞵j 是指为使某一器件的几个输入信号同时到达输入端而采用的路径 延迟技术。路径平衡技术可以大大降低信号在器件输出端产生多余翻转的可能性， 其原理图如图2 5 ( a ) 所示。理论上，若f l 、b 是完全同时到达输入端的两路信号， o u t 应该是一个恒为零的输出信号。但是实际电路中，由于电路不平衡，可能会造 成毛刺，导致a 、b 不能同时到达输入端，因此使得输出信号o u t 的值不恒为0 。 为了减小毛刺出现的可能性，可以使用路径平衡技术来降低逻辑深度，如图2 5 ( b ) 1 2 a b 且c c d 所示。数字集成电路的设计过程中还要考虑各个输入端到输出端的传输线长度， 传输线长度不同也会产生毛刺，可以通过插入延时结构、调节逻辑门的尺寸、采 用流水线设计、在不同深度的逻辑间插入缓冲器等方法来消除信号的伪跳变，最 终达到电路的平衡，减少毛刺的产生，从而降低功耗。 1 一a 1 1 b a n d 2 la 1 1 jb 图2 5 ( a ) 级连型结构 f i g 2 - 5 ( a ) u n f l a t t e ns t r u c t u r e a n d 2 图2 5 ( b ) 平衡结构 f i g 2 - 5 ( b ) f l a t t e ns t r u c t u r e t 四、时序调整 时序调整( r e t i m i n g ) 【9 】是指在流水线电路中，插入新的寄存器或调整寄存器 的位置，达到减小逻辑门的翻转频率或缩短通过流水线的最长延迟的目的。如图 2 - 6 所示，在流水线中容易产生毛刺的位置和存在大电容负载的位置插入寄存器， 可以避免信号毛刺的产生和大电容造成的充放电。设门g 的负载为c ，g 的输出 信号的活动性为e 门，则图2 - 6 ( a ) 中，有效电容为e g c ，；图2 - 6 ( b ) 中，在c ， 和g 之间插入寄存器r ，设r 的输入电容为c r ，r 的输出信号的活动性为e r ， 则电路总的有效电容为c 尺+ e 尺c 工，如果q 和足够大，则有 c j r + e 尺c 告毽丰厂 图2 - 8 负载较大单元尺寸 f i g 2 - 8c e l ls i z eo fl a r g el o a d 目前已经提出的门尺寸的优化方法有基于线性编程的数字电路门尺寸优化方 法【1 0 l 和针对给定时间约束的门尺寸离散化的功耗优化问题提出的门尺寸优化方法 【l l 1 2 】。基于线性编程的数字电路门尺寸优化方法先将基于路径的时序约束线性化， 再通过解线性方程得到全局最优解。对于给定时间约束的门尺寸离散变化的功耗 优化问题，提出的门尺寸优化方法有两种：第一种的基本思想是从最小尺寸的门 开始逐渐增加关键路径上门的尺寸，以满足约束条件，并且使得电路的开关活性 最小；第二种算法首先找出一个满足时间约束的电路，然后减小某些门的尺寸来 减小功耗。 1 4 六、管脚置换 管脚置换方法的基本思想是对于一个固定的单元模块，尽量将翻转率高的信 号连接到具有较小负载电容的管脚上，将翻转率低的信号连接到负载电容相对大 的管脚上。一个单元模块可能有多个逻辑功能相同的输入管脚，但由于内部引线 和连接关系的不同，这些管脚的输入电容却很可能不同。因此，设计过程中可以 根据输入信号实际翻转率的不同，将翻转率较高的输入信号连接到电容较小的管 脚上，达到降低功耗的目的。如图2 - 9 ( a ) 所示，设输入信号a 、b 、c 的信号翻 转率分别为2 0 ，4 0 和8 0 ，与a 、b 、c 相连的管脚的负载电容分别为c 1 、 1 2 c 1 、1 5 c 1 。由于输入信号的翻转率和管脚的负载电容均不断增大，因此功耗较 大。为了降低功耗，如图2 - 9 ( b ) 所示，将信号a 和c 互换管脚，使得翻转率较 高的信号c 连接到负载电容较小的管脚上，这样可以有效降低功耗。 数字电路的低功耗设计在门级中的应用比较广泛，可以采用的方法也比较多， 但是由于门级设计在整个数字电路设计中所处的层次比较低，因此优化的空间相 对较小。 翻转骶2 0 a 翻霉寿熟4 0 b 徽转率 8 0 c 翻转，氍8 0 c 翻转率；4 ( y ab 翻转羝2 0 a 图2 - 9 ( a ) 管脚置换前 f i g 2 - 9 ( a ) b e f o r ec h a n g i n gp i n s 图2 - 9 ( b ) 管脚置换后 f i g 2 - 9 ( a ) a f t e rc h a n g i n gp i n s 2 2 5 寄存器传输级的低功耗优化技术 寄存器传输级( r t l ) 是目前数字电路设计中最常采用的层次，因此也成为数 字电路低功耗优化涉及最多的层次。寄存器传输级对电路的描述方式一般采用硬 1 5 件描述语言( h d l