（通信与信息系统专业论文）低功耗逻辑电路设计及在risc设计中的研究.pdf

、 浙江人学博 1 学位论文 摘要 随着集成电路进入深亚微米时代，功耗问题已成为超大规模集成电路设计考虑的重要 冈素。本文对逻辑电路层次低功耗设计、嵌入式r i s c 处理器设计及其低功耗研究进行了 深入研究。 触发器是数字电路中的重要结构单元。在传统触发器结构的基础上，本文提出了单闩 锁结构边沿触发器设计，它通过利用时钟信号的竞争冒险产生窄脉冲控制单一锁存器以实 现触发器的一次状态转换功能。在二值单闩锁结构边沿触发器的基础上，把利用时钟信号 竞争冒险的思想应用于三值电路中，提出了基于c m o s 传输门的三值d 型时钟信号竞争型 边沿触发器。并且从传统主从结构触发器出发，提出了简化结构的维持阻塞型触发器设 计。 针对数字电路中大量存在的冗余现象，本文讨论了冗余抑制原理以及相应的冗余抑制 技术。为消除时钟信号的冗余跳变，提出了利用时钟两个方向跳变的双边沿触发器逻辑殴 计并赢用丁时序电路设计中。i 为抑制时序电路中的冗余现象，研究了时序电路的门控时钟 技术，井利用t 型触发器进行时序电路殴计。利用冗余态的多码状态分配进行优先编码、 通过对处f 冗余态的触发器门控时钟来降低功耗。 超标餐r i s c 微处理器是精简指令结构( r i s c ) 的进一步发展，它通过增加并行流水 执行单元并结合片上硬件动态调度米提高指令并行度。本文对超标量的体系结构特点进行 了深入分析，探讨了超标繁处理器中采用的各项技术。在此基础上，从系统芯片集成 ( s o c ) 的角度设计了嵌入式3 2 b i t 定点超标量r i s c 软核，着重实现其中的跳转预测功 能。并从系统层次对r i s c 处理器进行功耗分析，分别从改进指令体系结构、处理器数据 通路、降低系统1 ：作电压和动态降低功耗四个方面进行低功耗研究。卜1 一 关键词： 低功耗设计、触发器、时序电路、。j 嗵亟! 计算结构、超标量微处理器 浙江大学博士学位论文 a b s t r a c t w i t ht h ec o m i n go fv l s i ss u b m i c r o ne r a ，l o w - p o w e rt e c h n i q u eh a sb e e nag r o w i n g d e m a n di nv l s id e s i g n t h i st h e s i si sa ni n v e s t i g a t i o ni n t ot h el o g i cc i r c u i tl o w - p o w e rd e s i g n e m b e d d e dr i s cc o r ed e s i g na n di t sl o w - p o w e rr e s e a r c h f l i p f l o p sa r et h eb a s i cu n i t si nd i g i t a lc i r c u i t b a s e do nt h ec o n s t r u e f i o no ft r a d i t i o n a lf l i p f l o p ，w ep r o p o s ea n o v e le d g e t r i g g e r e df l i p f l i p u s i n go n el a t c hc o n t r o l l e db yn a r r o wp u l s e a c c o r d i n g t or a c e h a z a r do fc l o c k t h e nt h i sp r i n c i p l ei sa d o p t e di nt e r n a r yc i r c u i t ，an e wt e r n a r y dt y p ee d g e t r i g g e r e df l i p f l o pb a s e do nc m o st r a n s m i s s i o ng a t ei sp r o p o s e d f r o mt h ec o n c e p t o ft r i d i t i o n a lm a s t e r - s l a v ef l i p f l o p ，w ep r o p o s eas i m p l i f i e dp o s i t i v ee d g e - t r i g g e r e df l i p f l o pa n d p r o v et h et r a d i t i o n a lp o s i t i v ee d g e t r i g g e r e df l i p - f l o p i st h em a s t e r s l a v ef l i p - f l o pd e s i g n e db a s e d o nb a s i cf l i p - f l o pw i m s i n g l e r a i li n p u t a c c o r d i n gt ot h er e d u n d a n c yi nd i g i t a lc i r c u i t s ，w ei n v e s t i g a t et h ed i v e r s i f i e dr e d u n d a n c y r e s t r a i n i n gt e c h n i q u e sf o rl o w e r - p o w e rc m o s c i r c u i t s t oe r a s et h er e d u n d a n tt r a n s i t i o no ft h e c l o c k ，t h el o g i cd e s i g no fd o u b l e - e d g e - t r i g g e r e df l i p - f l o pi sp r e s e n t e da n da p p l i e di ns e q u e n t i a l c i r c u i td e s i g n t oa v o i dt h ei d l e n e s ss t a t ea n dt h ec o r r e s p o n d i n gp o w e rd i s s i p a t i o ni ns e q u e n t i a l c i r c u i t s ，ac l o c kg a t i n gt e c h n i q u ea n dam u l t i c o d ea s s i g n m e n tu s i n gr e d u n d a n ts t a t ei sa d a n c e d t o r e d u c ep o w e r d i s s i p a t i o n s u p e r s c a l a rr i s cm i c r o p r o c e s s o r i st h ef u r t h e rd e v e l o p m e n to fr e d u c e di n s t r u c t i o ns e t c o m p u t e r ，i ti m p r o v et h ei n s t r u c t i o n l e v e l - p a r a l l i s mb ym e a n s o fa d d i n gp a r a l l e l p i p e l i n i n g f u n c t i o nu n i t sa n dd y n a m i co n - c h i ps c h e d u l i n g t h i st h e s i sa n s l y s i s e st h ea r c h i t e c t u r ea n dt h e d i v e r s i f i e dt e c h n i q u e so fs u p e r s c a l a rc o m p u t e r an o v e l3 2b i te m b e d d e df i x - p o i n ts u p e r s c a l a r r i s cc o r ei s d e v e l o p e dt h e nw ea n a l y s i s t h ep o w e rd i s s i p a t i o no fr i s cc o r ef r o mv i e wo f i n s t r u c t i o n - s e t - a r c h i t e c t u r e ，d a t a p a t h ，s u p p l yv o l t a g ea n dd y n a m i cp o w e ro p t i m i z a t i o n k e y w o r d s ： l o w p o w e rd e s i g n ，f l i p f l o p ，s e q u e n t i a lc i r c u i t ，r i s c ，s u p e r s c a l a r 浙江大学博士学位论文 第一章、绪论 当今超大规模集成电路( v l s i ) 设计者面临着这样的挑战设计不断更新换代的 产品，同时要最大限度地降低产品的功耗，而功耗的节省必须不以牺牲产品的性能和芯片 面积的途径实现。 集成电路的功耗问题在7 0 年代就已提出，但由于当时半导体工艺水平的限制，芯片 集成度不高的原因，功耗问题并不处于突出的位置。集成电路设计者们在设计中遇到的最 大约束是系统的工作速度要求和芯片的最小面积要求。随着半导体工业的迅猛发展，集成 电路进入深亚微米阶段，微处理器的时钟频率和芯片集成度不断提高，功耗在2 0 世纪9 0 年代开始已在很多设计领域成为了首要关注的问题，这点最为突出的即是高性能微处理器 和便携电子设备产品。因此，低功耗设计技术的需要已是迫在眉睫! 本章首先在第一节阐述低功耗设计的动因；第二节将介绍低功耗技术的各个设计层 次；第三节从系统的角度介绍r i s c 微处理器设计技术，并探询r i s c 中的低功耗考虑：第 四节给出本文的研究重点及章节安排。 第一节、低功耗设计动因 在以往的超大规模集成电路设计中，衡量设计性能的尺度是工作速度和芯片面 积。大量的集成电路产品微处理器( m i c r o p r o c e s s o r s ) 、数字信号处理器( d s p s ) 、 微控制器( m c u s ) 以及各种专用集成电路产( a p p l i c a t i o ns p e c i f i ci c s ) 都是在速度与面积 的考虑卜不断从设计走向市场。实际上，高性能与面积是一对互为矛盾的约束条件，设计 者必须对两者进行权衡考虑，片面追求高性能( 速度) 和最小面积的设计行为是不可行 的。 就半导体工业的自身发展来看，半导体器件加工特征工艺尺寸不断减小，芯片的集成 度不断提高，单片芯片上可集成的功能单元不断增加。表1 - 1 为美国n t r s ( n a t i o n a l t e c h n o l o g yr o a d m a po fs e m i c o n d u c t o r s ，半导体发展技术规划) 给出的v l s i 在进入深亚微 米阶段后在特征尺寸、工作电压等方面的发展趋势。当前2 0 0 1 年的特征尺寸为0 1 3 u m ， 浙江大学博士学位沦文 到2 0 1 2 年，器件的特征尺寸将达到o 0 5 u m ，在1 平方厘米的面积上将可以集成1 亿个以 上的晶体管。 集成也路工艺发展趋势 1 9 9 71 9 9 92 0 0 l 2 0 0 62 0 0 92 0 1 2 m i n f e a t u r es i z e ( “m ) 0 2 5o 1 80 1 30 10 0 70 0 5 t h r e s h o l dv o l t a g e ( v )050 4 5 03 50 30 2 50 2 t 。( n h d 5432l51 c 1 n k t ( i “m ) 5 03 62 l2 01 61 4 n o r m i n a l k ( a 舢m ) ( n m o s p m o s ) 6 0 0 ，2 9 06 0 0 ，2 8 0 5 0 n ，2 8 05 0 0 ，2 8 06 0 0 ，2 8 06 僦8 0 m a x f o i “砷m ) ( f o r m i n i m u m l d e v i c e ) 1l331 01 0 s u p p l yv o l t a g e ( v ) 2 5181 51 20 906 u s a b l et r a n s i s t o r s ( m i l l i o n s c f 0 2 )81 4 2 44 06 41 0 0 c h i ps i z e ( c m 2 ) 33443526275 c h i pp a dc o u n t 表1 1 深亚微米工艺发展趋势 在半导体工艺飞速发展的同时，系统的时钟工作频率也在不断提高。目前i n t e l 已推 出15 g h z 的p e n t i u mi v 处理器，拥有的晶体管数高达4 2 0 0 万个，是p e n t i u mi l l 的1 5 倍，其芯片面积是p e n t i u mi i i 的2 倍。由此所致的芯片功耗也越来越大，例如d e c 的 a l p h a2 1 2 6 4 1 。】芯片在6 0 0 m h z 的工作频率下功耗达到了7 2 w ，c o m p a q 的a l p h a2 1 3 6 4 2 】芯 片在1 g h z 的工作频率下功耗更是创纪录的达到了i o o w ! 按照半导体工艺和工作频率这样的发展趋势，功耗问题势必成为集成电路继续发展的 最大瓶颈。我们从以下几方面来分析低功耗设计技术的动因： 1 依赖电池供电的便携电子设备产品如笔记本电脑、个人数字助理( p d a s ) 、掌 上电脑等迫切需要低功耗设计技术。尽管电池工业本身已在尽可能的寻找新的电 池材料、延长电池寿命、发展高容量和可重复充电的电池，但这一发展潜景比较 有限。在过去的3 0 年中，电池的容量仅增加了2 - - 4 倍【3 】，而在采用新的电池技 术f ，预计可以达到的电池寿命增长也只有3 0 - 4 0 4 】。因此，如果没有相应的 低功耗设计技，现在和将来的便携电子产品将不得不面对难以满足需要的电池使 用时间和笨重的电池设备的情况。 2 高性能微处理器产品需要低功耗设计技术。在极高的集成度和高处理速度的要求 下，高性能微处理器的时钟工作频率不断提高，由此导致微处理器功耗急剧增 加。因此会引出一系列的芯片封装问题、冷却问题和风扇等附属设备的需要，这 2 浙江大学博士学位论文 一方面需要发展相应的封装、冷却技术，另一方面使高端产品必须为增加封装、 冷却的设备而增加开支。 3 功耗过大会影响系统的可靠性r e l i a b i l i t y 。功耗增加所引起的芯片温度升高将引发 一系列的故障机制硅片连线故障、封装故障、电学参数漂移、电迁移等等 阁。文献 6 】指出，温度每升高1 0 0 c ，器件的故障率就要提高2 倍。 4 从环保的角度来看，发展低功耗技术，生产大量的绿色电子产品，由此带来的能 源节省对人类的生态环境是很有裨益的。 基于以上原因，低功耗设计已成为v l s i 设计中的一个新领域，一些低功耗的微处理 器如p o w e r p c 6 0 4 ( 功耗1 5 w ，时钟频率3 3 0 m h z ) 1 7 ，p o w e r p c 6 0 3 ( 功耗22 w ，时钟频 率8 0 m h z ) i s ，i b ms l c 2 ( 功耗1 8 w ，时钟频率6 6 m h z ) ”，m i p sr 4 2 0 0 ( 功耗 1 8 w ，时钟频率8 0 m h z ) t 0 1 等相继推出。 1 2 1 低功耗设计层次 第二节、低功耗设计层次 低功耗设计贯穿于从系统级、算法( 行为) 级、结构级、逻辑电路级直到器件工艺 级的整个数字系统设计流程。在低功耗设计中，首先要明确一个系统中的功耗分布，在此 基础上针对功耗消耗大的模块单元、关键路径和非关键路径进行功耗优化。图i i 为低功 耗设计的不同层次，从系统层次到逻辑电路层次，其功耗优化由系统设计者决定，器件工 艺层次由半导体工艺决定，以下对各个设计层次进行阐述。 系统层次功耗优化 1 在根据系统功能说明进行软硬件协同设计、确定指令体系结构时，不同的设 计出发点所导致的设计功耗结果差别会很大。因此系统硬件的各个子模块划 分以及软件上设置不同的工作状态对功耗的优化非常重要。 2 在满足系统功能要求的前提下，尽可能采用工作频率较低的系统时钟；在锁 相环中允许有多个不同频率的时钟分别供系统内部、i o 及外设使用。 3 合理设置存储器层次，对片上存储器和片外存储器进行规划。 4 合理安排系统与其他外设的通信。 3 浙江大学博士学位论文 算法，行为层次功耗优化 1 对所需算法的复杂性、并发性进行分析，尽可能利用算法的规整性和可重用 性。 2 确定算法时，尽可能减少所需的运算操作和运算资源。 3 把算法转换为可执行代码时，减少代码的开关活动性。 4 在行为层次合理安排指令流水，并进行代码调度 结构层次功耗优化 1 采用动态功耗管理技术 1 1 - 2 3 】，对系统中的空闲单元模块关断电源或时钟 冗余抑制。 2 对指令集进行进一步的优化，简化系统的译码单元和执行单元。 3 通过开发功硬件的并行性以及功能单元的流水执行来实现低功耗的结构。 4 确定存储器的容量、内部结构、映像方式等【2 4 j 。 5 减少所需的总线数目。 逻辑电路层次功耗优化 1 一般应采用静态逻辑而非动态逻辑 2 采用低功耗的单元电路所需的基本器件少，单元内部跃迁数少。尽量避 免采用定制的单元设计功耗会增加。 3 着重对时序逻辑电路进行综合应用冗余抑制技术。 4 通过逻辑优化减少开关活动性，或者对开关活动性高的节点、连线合理配 置。 5 优化时钟和各总线的负载。 6在非关键路径上适当降低工作电源电压，因为它的时序要求比关键路径低。 7 在系统中可以采用多个混合电压。 器件，i 艺层次功耗优化 1 在该层次，降低功耗最直捷的方法是降低工作电源电压，这不需要对电路的 逻辑结构改动。但是当电源电压降低到接近闽值电压时，系统的延迟特性会 变坏，所以需要对系统结构进行改变增加并行、增加流水；同时也应根 据电源电压的变化调整器件的工艺尺寸。 4 浙江大学博士学位论文 2 改进半导体器件的物理特性，降低标准门器件的延时和节点电容。 3 增加可布置的金属层数，金属层的增加将减少布线面积和连线电容、电阻， 当然这取决于现有的半导体工艺水平。 4 采用多阈值、闽值可变器件，以满足不同工作状态的需要( 工作、等待、空 闲) 。 5 在对门控时钟设计部分进行布局布线时，注意门控时钟和非门控时钟的时钟 偏移( c l o c ks k e w ) 问题。 6 提高集成度，把一个系统集成到一块芯片上对功耗的管理非常有益。 各个层次的低功耗设计空间 戟硬件协同设计 指令体系结构 时钟，存储器 算法，并行性 动态功耗管理 流水冗余抑制 优化指令集，结构 静态动态逻辑选择 逻辑优化 冗余抑制 降低电源电压 降低闻值电压 器件特征尺寸 图1 - 1 低功耗设计层次 本文第二章将就逻辑电路层次给出逻辑单元电路的低功耗设计。 1 2 2 冗余抑制技术 在数字电路系统重，根据系统实时运行的情况，总是存在着处于空闲状态的单元模块 和冗余信号。它们在某一特定时段的内部操作和输出对系统的状态不会造成影响，但它们 内部信号始终在开关跳变，由此所致的功耗完全是冗余的。因此抑制冗余是低功耗设计重 能够取得明显功耗节省的一个重要方面。 冗余模块和冗余信号的普遍性 1 在程序中的条件分支总是使系统在某一分支工作，则其他分支即为冗余的， 这样实现这些分支的子系统模块此时就处于冗余状态。以乘除法器为例，如 果当前指令为乘法，则除法部件就可关闭；在微处理器中常含有定点、浮点 浙江大学博士学位论文 运算单元，如果某时没有浮点运算，则相应的单元就可关闭，被关闭的部件 就不再有功耗。 2 在系统中被选通工作的功能模块是按选通情况而工作。以算术逻辑运算单元 a l u 中的加法、减法、移位运算、逻辑运算为例，在同一机器周期只有一个 模块被选通处于非冗余状态。 3 含优先权的电路。( 1 ) b l i 较器一一如高位比较信号不等，则低位信号均为冗 余，它们对比较结果没有影响；( 2 ) 优先编码器较高位有作用，则较低位 完全是冗余的，这点在r i s c 微处理器的指令译码中也可以体现。 4 门电路中含有大量的冗余信号，以多输入的与门、或门为例，当其中一个输 入信号位0 和i 时，其他输入信号就都是冗余的。 5 触发器中的冗余。传统的触发器均为只对时钟的上升沿或下降沿敏感的单边 沿触发器s i n g l e e d g et r i g g e r e df l i p f l o p s ( s e t f f ) 。由于时钟一半的跃迁行 为与电路无关而成为冗余行为，从而导致了这些触发器中的无效动态能耗， 并且由于时钟网络( c l o c kt r e e ) 分布于整个系统中，时钟一半的冗余行为在经过 时钟网络传输后所致的无效功耗是巨大的! 此外，对于含预置位、复位端触 发器，其预置位、复位，时钟和数据输入信号也存在着优先级。 冗余抑制过程 1在系统的整个工作过程中，找到何时哪部分电路或信号处于冗余状态，它们此 时的工作状态与信号值对系统的功能没有影响。 2 产生一个信号来反映冗余条件的发生。 3 用这个冗余报告信号来抑制电路中的冗余部分或冗余信号的开关活动，即抑制 相应的冗余功耗。 冗余抑制机理 1 切断电源。在c m o s 逻辑中视n m o s 和p m o s 的不同，相应切断电源或地。 2 切断输入信号，则电路内部各节点信号在冗余抑制期间就不会再跳变，其动态 功耗即为0 。 3 切断或维持选通控制信号，使输入信号地变化不能反映到具体单元模块中去。 本文第三章将提出基于冗余抑制的低功耗设计。 6 浙江大学博士学位论文 第三节、砒s c 设计及其低功耗研究 微处理器体系结构的发展经历了一个在7 0 年代以复杂指令集计算机( c i s c ：c o m p l e x i n s t r u c t i o n s e t c o m p u t e r ) 为主流，到8 0 年代后因为v l s i 工艺的迅速发展而分化为精简指 令集计算机( k i s c ：r e d u c e d i n s t r u c t i o n s e t c o m p u t e r ) r i s c 和c i s c 两个阵营，直至今天 r s c 和c i s c 体系结构趋向融合的过程。 相对于传统的追求复杂指令系统和复杂微处理器结构的复杂指令集计算机c i s c ，精 简指令计算技术g l s c 注重指令的执行效率，重视硬件与软件的优化结合，通过实现比 c i s c 简化的指令系统，使处理器的结构更加简单、合理、有效，从而进一步提高了微处理 器的性能。 1 3 1r i s c 设计特点 在单发射标量结构r i s c 和多发射超标量结构r i s c 的设计中，都要从计算机的外体 系结构和内体系结构两方面进行考虑。 1 外体系结构的优化计算机的指令集合 ( 1 ) 正确权衡指令功能和指令执行周期数。通常的指令应该是比较简单的，即指令类 型总数较少指令的寻址方式单一。在应用简单指令集的基础上，实现丰富的指 令组合。 ( 2 ) 正确权衡程序大小和执行时间。尽可能采用固定长度、固定格式的指令；合理安 排指令的流水执行。 ( 3 ) 重视指令级并行度的重要性。应从微处理器硬件和软件编译两方面开发指令级并 行度。 “) 强调编泽技术的作用。一个优化的编译器通常能够将高级语言的复杂指令变换成 简单快速的指令代码，并且可以将一些功能的完成从执行时间转移到编译时间， 以提高处理器的性能。 2 内体系结构的优化计算机的组织和硬件设计 ( 1 ) 面向寄存器对结构的优化配置。由于片间频宽比片上频宽低很多，因此在芯片上 设置了大量的寄存器，大部分指令操作均在寄存器间进行，可以减少对存储器的 访问，这是因为即使是对于片上数据c a e h e 的c p u ，l o a d 指令一般仍存在定的 装入延迟，而影响指令流水线的速度。 7 浙江大学博士学位论文 ( 2 ) 流水线结构的优化配置。要使得一个机器周期能完成一条或一条以上指令( c p i 1 ) ，必须采用流水线技术，将每条指令分成若干节拍，流水执行以充分利用处 理器内部操作的并行性。这样在提高工作主频的情况下，每秒执行指令数可以成 比例增加。 ( 3 ) 正确权衡增加功能单元和提高指令执行并行度的关系。多个功能单元只有在合理 配置的情况下才可能达到最高的执行效率。 ( 4 ) 高速缓存( c a c h e ) 结构的优化配置。为了与c p u 速度匹配，采用数据和指令高速缓 存分开的哈佛结构，分别有各自的总线，可以消除取指令和数据访问之间关于存 储器的资源冲突，从而可以高效地支持流水线的工作。 1 3 2 r i s c 核的软硬件协同设计具体流程 刁o 针对嵌入式系统，我们给出具体细化的r j s c 核的软硬件协同设计流程，如图1 2 所 图1 2 超标量r i s c 核软硬件协同设计具体流程 r i s c 核软硬件协同设计流程如下： 1 根据系统功能说明确定所要实现的算法：把高级语言形式的算法转化为具体的系 统行为，( 高级语言形式的算法和系统行为的区别在于，算法在做高层次仿真时 不考虑严格的时序、存储器限制、面积、可靠性和功耗问题) 。 浙江大学博士学位论文 2 软硬件划分首先确定指令系统结构i s a ，在系统层次上进行软硬件划分、确 定处理器的目标结构、硬件和软件的调度策略( 动态调度和静态调度) 。如前所 述，这部分根据系统仿真结果需要经常反复，对设计者的设计能力要求很高。 3 硬件综合首先完成从系统到各个模块的r t l 级功能实现，再利用e d a 工具 考虑时序和面积的约束进行综合优化。在硬件综合的过程中，要对在所设计的硬 件结构上运行的指令执行并行度i l p 和指令使用效率进行实时分析，以进一步改 进r j s c 核的硬件结构和流水线安排。 4 软件综合由编译器和实时操作系统r t o s 结合，在宿主机的仿真环境下进 行： 1 )把cc o d e 形式的代码在独立于微处理器的环境下运行； 2 )把cc o d e 代码根据确定的指令集，由编译器转化成汇编指令和可执行的机 器代码，并进行静态调度优化；在软件仿真环境下( 如s p i m ) 仿真，初步 估计实际执行时间、代码容量和时序特征并把这些信息提供给硬件； 3 )实时操作系统r t o s 结合v o 驱动对代码进行进程调度。 5 硬件接口i n t e r f a c e 设计通过i o 驱动完成用户程序代码嵌入到硬件电路中的 工作。在这个过程中，通过v o 端口的指令、数据存储器，d m a ，各类中断和 r i s c 核的通信非常重要。 系统仿真在完成软件和硬件各自的综合和评测过程后，要进行软硬件在系统层次 的混合仿真，并对软硬件设计进行评估。在这步确定r i s c 核的设计已经完成或仍需改 进。 舭3 3 微处理器功耗分析 ( b ) 图1 - 3 微处理器中的功耗分布 9 浙江大学博士学位论文 图1 3 为微处理器的功耗分布示意图，( a ) 、( b ) 为两个不同的设计。从图中可以看出 微处理器的主要功耗来源是： 夺时钟，包括系统中的时钟产生单元、时钟驱动单元、时钟分布网络、锁存器以及 大重的时钟负载。由于时钟是系统中唯一一直在跳变的信号，产生大量的动态功 耗： 冷d a t a p a t h 数据通路，包括全部的功能单元、总线和寄存器堆。在高性能微处理器 中，数据通路有严格的时序约束，如果采用高速的动态逻辑电路构成功能单元， 则其功耗会更大。 夺存储器单元，包括高速缓存c a c h e 、转换查找缓存t l b 、跳转预测缓冲b t b 等。 存储器单元所致的功耗和其在片上的容量成正比。 夺 控制、i o ，这部分的功耗是微处理器中最小的。 基于以上功耗分布，我们可以进行有针对性的低功耗设计。此外，微处理器在实际运 行中，内部各个功能单元有时会处于空闲状态，因此会导致冗余的功耗。低功耗设计的目 的即是尽可能把这种冗余功耗降低到最小程度。单纯为了降低功耗而牺牲系统性能的做法 是不可取的。 第四节、论文的研究重点及章节安排 从低功耗设计的逻辑电路层次和系统层次出发，本文的研究重点及章节安排如下： 夺第二章将对静态c m o s 电路进行功耗分析，提出基于p s p i c e 模拟的功耗估计方 法；在此基础上从逻辑电路的层次探讨低功耗的设计方法，提出了利用时钟信号 的竞争冒险现象工作的单闩锁结构边沿触发器设计和简化结构的维持阻塞型触发 器设计，以及c m o s 传输门的三值d 型时钟信号竞争型边沿触发器，以完善对 c m o s 多值触发器的研究。 夺第三章从冗余抑制技术出发，首先针对传统单边沿触发器的一半冗余跳变，发展 了一种利用时钟两个跃迁边沿的双边沿触发器设计并应用于时序电路设计；然后 针对时序电路的特性和设计方法，分别提出了一种低功耗门控时钟技术和一种利 用冗余态的优先编码、多码状态分配技术。 夺第四章介绍多发射超标量、超流水线微处理器的体系结构特点，从提高指令级执 行并行度的角度，对超标量r i s c 的流水工作特点、多指令发射策略进行分析并 1 0 浙江大学博士学位论文 提出相应的设计方法。并给出了3 2 b i t 定点超标量、超流水线结构r i s c 核设计 实例。 夺第五章从低功耗的角度，对微处理器的指令体系结构、超标量r i s c 的流水结 构、数据通路( d a t a p a t h ) 、存储器高速缓存设计做功耗分析，改进第四章中超 标量r i s c 核的指令集并给出相应的处理器结构，提出动态降低功耗的设计方法 门控时钟设计和控制信号门控设计。 浙江大学博士学位论文 第二章、低功耗逻辑单元电路设计 随着半导体工艺中芯片集成度的不断增加，系统的工作频率不断提高，整个芯片系统 的功耗不断增加，它会进一步影响到系统的可靠性并使芯片的玲却、封装问题变得日益严 重，因此降低超大规模集成电路( v i _ 8 i ) 功耗的要求迫在眉睫。我们可以从另一方面来考 虑问题，对于超大规模集成电路而言，它是由各个基本单元电路所组成的。如果把各单元 电路的功耗降低，则降低v l s i 功耗的目的也即实现。这已成为当前低功耗设计技术的一 个重要部分，同时在这一过程中就需要对单元电路进行精确的功耗分析。 在低功耗设计中，如果没有精确的功耗估计方法，就不可能完成低功耗的设计任务。 所以在设计过程中就非常需要合适的功耗估计技术来帮助达到预期的功耗目标，否则若在 设计完成后才发现问题再走回头路，则是一种巨大的人力与时间浪费【2 6 1 。但就功耗估计技 术本身而言，它与系统的电路规模及具体的输入序列有关，而且系统内部的竞争冒险行为 或毛刺现象都给功耗估计带来不定因素。所以在以往对超大规模集成电路的功耗估计方法 中，都存在着计算量大、精确度有限的问题。 触发器是数字系统中的重要结构单元，对它的研究一直受到重视。触发器在系统时钟 的控制下“【作，由于时钟信号是系统中唯一一直在跳变的信号，触发器所致的功耗相当可 观。因此降低触发器的功耗能有效地降低整个系统的功耗。触发器作为时序电路中的基本 存贮部件，必需满足在时钟到来时只发生一次状态转换的要求，即一次操作。迄今为止， 实现一次状态转换的触发器有以下四种类型 型触发器【2 7 】；第二种是维持阻塞型触发器【2 7 1 t r i g g e r e df l i p f l o p ) 2 s - ”1 ( 将在下一章中介绍) 3 ”。 第一种是传统的采用两个锁存器串联的主从 第三种是双边沿触发器d e t f f ( d o u b l e e d g e - 第四种是考虑控制时钟信号的边沿触发器【3 7 本章第一节首先对c m o s 电路进行功耗分析，并提出了一种基于p s p i c e 模拟的功耗 估计方法；在第二节首先提出了利用时钟信号的竞争冒险现象工作的单闩锁结构边沿触发 器设计，然后从主从结构触发器出发，提出了简化结构的维持阻塞型触发器设计：第三节 中提出基于c m o s 传输门的三值d 型时钟信号竞争型边沿触发器，以完善对c m o s 多值 触发器的研究。 1 2 浙江大学博士学位论文 第一节、c m o s 电路的功耗分析及功耗估计 2 1 1c m o s 电路的功耗分析 在直流供电c m o s 电路中，功耗由静态功耗和动态功耗两部分组成旧。为简便计， 我们采用c m o s 反相器为例进行分析。在c m o s 互补逻辑中，由于没有从电源到地 的直流通路，理论上的静态功耗为零。但实际上，c m o s 衬底和p 阱( 或f l 阱) 之间的 衬底注入电流将产生一部分静态功耗b 1 ：此外c m o s 的扩散区和衬底2 _ n 存在的反向 ( 偏置的) 漏电流也将产生一部分的静态功耗b ：。由此，c m o s 电路的总静态功耗为： b = b l + b 2( 2 - i ) 普通的c m o s 反相器在电源为5 v 的工作情况下，只的典型值为l 2 n w 。 c m o s 电路的动态功耗也主要由两部分组成：短路电流功耗和结点电容充放电功耗。 图2 - 1 ( a ) 为计算短路电流功耗的波形图，从中可以看到c m o s 在0 、1 两种逻辑状 态进行转换的瞬变过程中的一个很短的时间间隔内n m o s 管和p m o s 管都处于导通状态， 这将导致一个窄的从电源到地v s s 的电流脉冲。这个短路电流引起的功耗为： p s 。= 告( 。一2 ) 3 - 等( 2 2 ) 式中为m o s 管增益因子，为阀值电压，t 是输入信号的上升( 下降) 延迟时间，t 。 是输入信号波形的周期。若要减小短路电流功耗，可从降低、导通范围( g o 一2 v ) 、 信号上升下降延迟时间f f 以及_ 1 ：作频率( 厶= 亡) 等几方面入手a ( a )( b ) 图2 - 1 计算动态功耗波形图 一u 麟砼 浙江大学博士学位论文 在c m o s 开关转换的同时，为了对输出端的负载电容进行充、放电，也要求有电流 驱动，由此会产生相应的动态功耗。图2 - l ( b ) 为以c m o s 反相器为例的计算充放电等效动 态功耗的波形图。我们可得到充放电等效功耗为： 匕= 古f 、( f ) ( 叱，) a t + 古c 驰) g o 瑚( 2 - 3 ) 式中，i p ( f ) 和f ( f ) 分别是p m o s 管和n m o s 管的瞬时电流。由于q = c f 。( f ) = c a z o 。a t ，f 。( f ) = 一c a z 。, a t ，所以有 如2 古rc ( 一) 矾r + 专c 卅) ( 2 枷 = 古 c + 争i il 。r m 2j 一_ i i l 。，”2 】= 厶_ c 嘧 即一个周期内的充放电等效功耗为己= c 】。从式( 4 ) 可得出以下结论： ( 1 ) 充电与放电所致功耗相等，只与c 、。、t ，有关； ( 2 ) 功耗虽消耗于p m o s 管和n m o s 管电阻上产生热，但与p m o s 管和n m o s 管的电 阻和输入上升下降时间无关； ( 3 ) 用能量观点亦可得到和式( 2 4 ) 相同结论：设原有q = c d 电荷存贮在电源两极， 所含能量为q = c ，在充电过程中q 转移到电容c 上，电容所得能量为 c ，此时已有c 能量消耗；在放电过程中q 传到地，电容的能量为0 ， 因此又有寻c 能量消耗，所以总的能耗为c 嘞。 综合以上分析，直流供电c m o s 电路的总功耗为： p h t 。l = p s + p s c + p m ( 2 5 ) 当系统工作频率疗很大时，b 静态功耗可忽略。由于取决于输入升降时间r ，当输入 快速升降( t f 小) 时有等 * = ”c p , 吼 爿蠡 一 m 图2 - 2 ( a ) c m o s 锁存器；c o ) c m o s 主从型触发器 图2 - 2 ( a ) 为d 型锁存器c m o s 电路中的基本存贮元件，它是由两个c m o s 传输 f j 组成的二输入数据选择器和由两个反相器组成的存贮单元所构成。系统时钟印。和i 瓦通 过控制数据选择器选通输入信号d 或输出反馈信号q 使得锁存器交替处于输入状态或存贮 状态。在时序电路中，存贮元件必须只在时钟到来时，根据系统的输入信号进行一次状态 转换。从另一角度来说，即要求锁存器在处于输入状态时其输入信号必须保持不变。这暗 示了该输入信号应为另一处于存贮状态时的锁存器的输出信号。由此，即可得到如图2 - 2 ( b ) 所示的两个锁存器串联构成的主从型触发器，这两个锁存器分别处于不同的工作状态( 输 入状态或存贮状态) 。 实际上，单个锁存器同样能够实现一次状态转换，只要该锁存器的输入状态持续时间 足够短并且其在状态转换后马上结束。这即要求时钟有一个精确的窄脉冲来保证仅进行一 次状态转换。如果我们设t “为图2 - 2 ( a ) 所示锁存器的存贮单元上一个反相器的平均延迟时 1 6 浙江大学博士学位论文 间，那么这个窄脉冲的宽度就应为2 - 3 “。显然，产生这样个精确的窄脉冲并把它分布 于时钟网络中是有难度的。但是，我们可以利用信号的竞争冒险原理来产生这样的窄脉 冲，并将之作用于单个锁存器来实现一次状态转换操作。图2 - 3 ( a ) 为一系统时钟链，其中 每个反相器的传输延迟时间均为t “。图2 - 3 ( c ) 表示了在每个时钟周期的上升沿，c p 。y p ： 和i 声，+ c p 3 分别能够产生两个宽度为3 的正、负窄脉冲，利用这两个窄脉冲来控制 c m o s 传输门，我们就可以得到如图2 - 3 ( b ) 所示的只采用一个锁存器结构的c m o s 竞争型 边沿触发器，而且它能够满足一次状态转换操作的要求。图2 - 3 ( b ) c m o s 竞争型边沿触 发器的数据选择器由两个串联的传输门和两个并联的传输门共同组成，串联传输门和并联 传输门的开通与关断时间均仅有2 - 3 t “。如果将图2 - 3 ( b ) 中的串联传输门和并联传输门中 对应p m o s 管和n m o s 管的栅极时钟控制信号互换，即可得到下跳变触发的c m o s 竞争 型边沿触发器。 葛p 蛾 生 v 厂 丽1厂 图2 - 3c m o s 竞争型边沿触发器 ( a ) 时钟链；c o ) 电路结构； ( c ) 通过时钟竞争冒险现象产生窄脉冲 对图2 - 3 ( b ) 所示单锁存器结构的c m o s 竞争型边沿触发器，己通过p s p i c e 进行了模 拟，其瞬态响应曲线示于图2 _ 4 。为便于比较，图2 - 4 中还给出了传统的主从结构触发器的 瞬态输出波形。从图中可看到，该c m o s 竞争型边沿触发器具有正确的逻辑功能，而且满 足“次状态转换，的要求。表2 - 1 给出了两种触发器的详细工作特性比较，c m o s 竞争 型边沿触发器的建立时间为0 ，两种触发器的平均延迟时间基本一致。 雾 圣j l 1 r 碱静孺 浙江大学博士学位论文 i ：1 二= 二二1 ：二：i 二二曩 ”i 厂 厂 f 厂 0 口 f 1 ) 图2 - 4c m o s 边沿触发器瞬态分析波形 ( i ) c m o s 竞争型边沿触发器； ( i i ) 主从结构c m o s 边沿触发器 表2 - 1 ：两种c m o s 触发器工作特性比较 i 触发器类型 tt f 口舭 tp l h t 脚 i竞争型 o n s 1 1 n s1 2 1 u s 0 7 9 n s 1 o o n s f主从型0 6 n s 00 7 9 n s1 2 2 n s 1 o o n s 不考虑时钟链上的反相器，本节提出的c m o s 竞争型边沿触发器省去了一个存贮单 元( 包含两个反相器，或两个或非门如果该触发器有预置端) 。表面上看这个存贮单 元的节省被时钟链上增加的三个反相器所抵消，但是图2 - 3 ( a ) 中时钟链是整个系统的公用 时钟驱动，当系统中触发器的数量相当大时，该时钟链由于被共享，其平均能耗就很低。 此外，相对于主从结构触发器，竞争型触发器的时钟扇出数并没有因为时钟链上反相器的 增加而增加。 1 0 0 n 9 0 巴8 0 7 a 苣6 0 i 5 0 岩4 0 导3 0 2 0 1 0 r r j r _ ( i i ) f l 二了 _ ，j厂 i 强、 。j 一严 | 广j 孑 051 01 52 02 5 3 03 54 0 t n s 图2 - 5 两种触发器能耗比较 ( i ) c m o s 竞争型边沿触发器； “i ) 主从结构c m o $ 边沿触发器 j 8 浙江大学博士学位论文 把两种触发器的