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数字电路的故障模型和故障压缩方法研究 摘要 随着集成电路设计与制造技术的飞速发展，集成电路的复杂度日益提高， 规模也越来越大，这使得集成电路的测试变得更加困难。由于测试生成过程长， 测试复杂度高、故障覆盖率低，传统的测试生成方法已经难以应付测试要求。 因此，对故障压缩、新的故障模型和测试生成方法的研究已成为当今数字电路 测试领域的热点。 本文主要工作有： ( 1 ) 介绍了测试的基础知识；重点介绍了故障模拟和重要的a t p g 算法； 最后介绍了可测性设计技术 ( 2 ) 从结构和功能上分析了等价故障压缩和支配故障压缩的方法，重点对 扇出线处的故障进行了研究，给出了扇出线处故障间的支配关系，它可以对目 标故障集进一步压缩。 ( 3 ) 分析了多故障模型的原理，并在此基础上，对并发测试生成方法进行 了深入的研究。对于等价故障压缩和支配故障压缩后的目标故障集，利用多故 障模型来寻找其中有共同测试向量的并发故障，建立并发关系图，并按照分团 算法对目标故障集进行分团，最后对分团的结果生成并发测试集。实验结果表 明，与传统的方法相比，并发测试生成将获得更加精简的测试向量集。 关键词：测试、自动测试模式生成、多故障模型、并发故障、故障压缩 t h er e s e a r c ho nf a u l tm o d e la n df a u l tc o l l a p s i n go f d i g i t a l c i r c u i t a b s t r a c t w i t ht h er a p i dd e v e l o p m e n to fi n t e g r a t e dc i r c u i td e s i g na n d m a n u f a c t u r e t e c h n i q u e s ，g r e a tc o m p l e x i t ya n dl a r g e rs c a l eo fi n t e g r a t e dc i r c u i tm a k et e s tm o r e a n dm o r ed i f f i c u l t t r a d i t i o n a lt e s t g e n e r a t i o nm e t h o d sc a nh a r d l ym e e tt e s t r e q u i r e m e n t sb e c a u s eo fl o n gt e s tg e n e r a t i o np r o c e s s ，h i g ht e s tc o m p l e x i t ya n dl o w f a u l tc o v e r a g er a t e 。s o m em e t h o d sh a v eb e e ne m p l o y e dt or e s o l v et h ep r o b l e m ，i n s u m ，t h er e s e a r c ho ff a u l tc o l l a p s i n g ，n e wf a u l tm o d e la n dt e s tg e n e r a t i o nh a v eb e e n h o t s p o t si nd i g i t a lc i r c u i t st e s t i n gf i e l d t h em a i nw o r k so ft h et h e s i sa r es h o w e da sf o l l o w ： ( 1 ) b a c k g r o u n do ft e s tt e c h n i q u e s f a u l ts i m u l a t i o na n da t p ga l g o r i t h ma r e e x p l a i n e d ，a n di n t r o d u c et h et e c h n i q u e so fd e s i g nf o rt e s t ( 2 ) t h em e t h o d so fe q u i v a l e n tf a u l t c o l l a p s i n g a n dd o m i n a t e df a u l t c o l l a p s i n ga r ea n a l y s e df r o ms t r u c t u r ea n df u n c t i o n f a u l t so nf a n - o u tl i n e a r e r e s e a r c h e dt o g i v et h ed o m i n a t e dr e l a t i o nb e t w e e nf a u l t s ，w h i c hc a nf u r t h e r c o l l a p s ef a u l t so ft a r g e tf a u l ts e t s ( 3 ) c o n c u r r e n tt e s tg e n e r a t i o nm e t h o di sf u r t h e rr e s e a r c h e db a s e do na n a l y s i s o ft h ep r i n c i p l eo fm u l t i p l ef a u l t sm o d e l m u l t i p l ef a u l t sm o d e li su s e dt os e e k c o n c u r r e n tf a u l ts e t sw i t hc o m m o nt e s tp a t t e r n sf o rt a r g e tf a u l ts e t sa f t e re q u i v a l e n t f a u l tc o l l a p s i n ga n dd o m i n a t e df a u l tc o l l a p s i n g b a s e do nc o n c u r r e n tr e l a t i o n ，t h e f a u l ts e t sa r ep a r t i t i o n e di n t od i f f e r e n tg r o u p sw i t hg r o u p i n ga l g o r i t h m ，w h i c h g e n e r a t e st h ec o n c u r r e n tt e s ts e t s e x p e r i m e n t a lr e s u l t ss h o wt h a tc o n c u r r e n tt e s t p a t t e r ng e n e r a t i o nm e t h o dw i l lg e n e r a t er e d u c e dt e s tp a t t e r ns e t sc o m p a r e dt ot h e t r a d i t i o n a lm e t h o d s k e yw o r d s ：t e s t ；a u t o m a t i ct e s tp a t t e r ng e n e r a t i o n ；m u l t i p l ef a u l t sm o d e l ； c o n c u r r e n tf a u l t ；f a u l tc o l l a p s i n g 插图清单 图2 1 测试过程图7 图2 2 单固定故障与等效图8 图2 3 故障模拟过程1 2 图2 4 故障模拟器的流程图。1 2 图2 5 随机测试向量生成方法。1 5 图2 6d 算法流程图。2 0 图2 7p o d e m 算法流程图2 l 图3 1 故障间的关系2 7 图3 2 逻辑门的等价故障压缩2 8 图3 3 等价故障的两种方式2 9 图3 4c 1 7 电路的等价故障压缩3 0 图3 5 二输入a n d 门。3 l 图3 6 支配故障功能图。3 l 图3 7c 1 7 电路的支配故障压缩3 2 图3 8 扇出线处故障的支配关系3 3 图3 9 c 1 7 电路扇出线处的故障压缩3 3 图4 1 电路故障的模型化3 5 图4 2 多故障测试3 6 图4 3 多故障模型3 7 图4 4 多故障模型等价图3 8 图4 5 多故障模型的结构反馈3 8 图4 6c 1 7 电路3 9 图4 7 故障a l 和故障面的多故障模型4 0 图4 。8c 1 7 电路的并发关系图4 l 图4 9 分团算法流程图4 2 表格清单 表2 1r o t h 的五值代数和m u t h 的九值代数1 4 表2 2a t p g 算法加速的历史1 7 表2 3 奇异立方相交运算规律一1 8 表2 4d 相交定义1 8 表3 1 基准电路固定故障的等价压缩故障3 0 表4 1 并发关系表4 3 表4 2 并发相关性4 3 表4 3c 1 7 电路的并发测试向量4 4 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成 果。据我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表 或撰写过的研究成果，也不包含为获得金胆王些太堂 或其他教育机构的学位或 证书而使用过的材料与我一同工作的同志对本研究所做的任何贡献均己在论文中作了 明确的说明并表示谢意 学位论文储躲私队签字魄带细腰日 学位论文版权使用授权书 本学位论文作者完全了解金壁王些太堂有关保留、使用学位论文的规定，有权保 留并向国家有关部门或机构送交论文的复印件和磁盘。允许论文被查阅和借阅。本人授 权金胆王些太堂可以将学位论文的全部或部分内容编入有关数据库进行检索可以采 用影印、缩印或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名稚认 导师签名 签字日期：7 7 年钿，绍 签字日期 学位论文作者毕业后去向： 工作单位： 通讯地址： 电话： 邮编： 致谢 三年的硕士生涯转瞬即逝，已经没有太多的时间可以让我缅怀过去，对于 老师和朋友们，仅以致谢来表达我对你们的感激之情 首先，衷心感谢欧阳一鸣老师和梁华国老师三年来对我的精心培养。欧阳 老师知识广博，治学严谨，为我选择的课题既能紧紧联系实际问题，也不失其 理论深度，使我对问题的看法上升到新的高度。如果没有欧阳老师对我倾注心 血的指导、对我论文精心反复的修改和推敲，我就不能够顺利完成本篇论文l 衷心感谢梁华国教授，他给了我悉心的指导，使我很快地适应了科研的生活并 进入课题研究。梁老师渊博的知识，敏锐的思维，严谨的治学态度树立了学者 的榜样，使我受用终身。 同时，我还要感谢郭文鹏、牟屹、肖祝红以及系统结构实验室的所有成员， 与他们良好的合作与讨论，开阔了我的思路，也正是在他们的通力协作下，才 使我得以顺利地完成科研课题。 此外，我还要感谢合肥工业大学和计算机与信息学院的各位老师和院系领 导对我的帮助和支持。 最后，衷心感谢为评阅论文而付出辛勤劳动的各位专家。 作者：鲁传武 2 0 0 7 年6 月 1 1 测试概述 第一章绪论 7 0 年代以来，计算机技术和微电子技术有了飞速的发展。随着电路复杂度 的提高和尺寸的日益缩小。测试已成为迫切需要解决的问题，特别是进入深亚 微米以及超高集成度的发展阶段以来，通过集成各种i p 核，系统级芯片s o c ( s y s t e m o n a c h i p ) 的功能更加强大，同时也带来了一系列的可测性设计 ( d e s i g nf o rt e s t 。d f t ) 问题和测试方法问题【i 】。根据现有的数字系统可测性 设计理论和度量方法，数字系统的可控制性和可观察性与系统的电路结构和数 据传输路径的长度有关，而它的测试复杂度，即测试向量的长度和宽度以及所 能达到的故障覆盖率，与系统内部存在的逻辑电路环路长度、环路数量以及环 路嵌套级数成正比系统内部环路长度越长，则测试的复杂度越高，系统内部 环路数量越多以及环路嵌套级数越多，则测试复杂度和难度越大，并且它们的 关系是指数性增长关系。 测试应用于半导体产品的制造过程，其主要目的是检测半导体成品的质量 与可靠性。随着半导体在很多前沿技术上的革新，使得质量和可靠性需求比以 前更加重要，同时在质量度量等级和经济度量等级的能力方面提出了更严峻的 挑战。例如： ( 1 ) 更小的特征尺寸，更低的工作电压和新的工艺技术将会产生新类型的 缺陷和失效效应，以至现在的缺陷、故障和失效模型不再适用于进行检测和特 征描述。 ( 2 ) 由于更长的测试时间和更大的测试向量数据，将会增加测试成本，同 时也会缩短与芯片的d f t 部分相关的设计周期时间。 ( 3 ) 使用复杂的内核和重用宏单元的能力将会产生与设计元件相关的访问 机制和测试向量的传输问题 在电路的实现过程中。测试是必不可少的环节。传统的模拟、验证和测试 方法已难以全面验证电路设计和制造的正确性在过去，测试过程是“割裂的” 事件，在设计团队完成设计后，才由测试专家组成的专业团队对设计进行测试 测试过程大都是把功能模拟验证的测试向量重用在目标测试仪平台上，而且要 人工构建新的验证测试向量来获得更高的覆盖率。为了得到高质量的期望值。 用于准备一组测试向量的“后设计”时间通常以月甚至年来计算。现在，新的 测试方法则可以在器件中插入测试结构来协助质量度量和测试向量生成，如内 建自测试和边界扫描测试等。 1 1 1s o c 测试简介 随着集成电路规模、设计复杂度和工艺复杂度的不断提升，测试已成为制 约v l s i 特别是s o c 设计和应用的一个关键因素。集成电路的规模越大，测试 越复杂，测试费用占整个半导体产品成本的比例越大。随着半导体技术的进步， 越来越多的电路功能可以被集成在一个芯片上，这里面可能包含有中央处理器、 嵌入式存储器、数字信号处理器、数字功能模块、模拟功能模块、模拟数字转 换器以及各种外围配置等，这就是片上系统s o c 。 s o c 测试的核心问题是i p ( i n t e l l e c t u a lp r o p e r t y ) 核复用带来的核测试复用 问题s o c 设计分为两个部分，即i p 核提供和系统集成。i p 核提供者完成i p 核的设计和验证；系统集成者完成系统的整体设计、组装和系统测试。一般情 况下，i p 核提供者和s o c 集成者是独立的，为了保护知识产权，i p 核提供者不 会向s o c 集成者提供i p 核的结构信息但是i p 核的测试是由s o c 集成者完成 的，这样对s o c 集成者来说，i p 核测试是黑盒测试，很难对测试进行优化。 其次，i p 核的多样性也增大了s o c 测试的复杂性。就i p 的设计形式而言，有 软核、固核、硬核三种；就电路类型而言，有数字逻辑核、存储器核、模拟 混合核；就功能而言，有处理器核、d s p 核、多媒体核。s o c 集成者必须考虑 对i p 核多样性的支持。 一个s o c 系统，往往集成了各种不同种类不同来源的芯核。即使i p 模块 是预先验证好的，并不意味着它们集成在一起时整个系统就没有问题。同时， 在传统设计中可见的i 0 管脚和信号，在s o c 中往往被设计成内部的变量和信 号。因此不能用测试单个独立i p 核的方法处理集成后的i p 核测试。s o c 测试 的基本问题包括访问、隔离和控制。 首先，s o c 测试要解决测试访问的问题。在s o c 的设计中，i p 核被嵌入到 芯片中，无法从芯片的引脚直接访问到i p 核输入和输出端口，i p 核的输入输 出端口失去了其原有的可控性和可观察性，使得s o c 中的i p 核测试变得非常 困难。因此，必须为i p 核提供相应的测试访问通道，实现测试访问。 其次，要解决i p 核测试隔离的问题。i p 核最后需要嵌入到芯片中实现， 而芯片上一般要嵌入多个i p 核，且还可能包含一些用户定义逻辑u d l ，因此， 需要在测试i p 核过程中对核进行隔离。测试隔离使得i p 核测试过程中与片上 其它逻辑不至于相互干扰。即在i p 核测试时，一方面可以保证片上其它逻辑不 至于干扰i p 核测试；另一方面保证i p 核的测试响应不至于将片上其它i p 核带 入某种危险状态。 最后还要解决测试控制的问题。在s o c 中，片上可能复用了很多不同类型 的i p 核。这些i p 核不可能同时测试，而要分批进行测试。因此需要一种测试 控制策略来控制片上i p 核的测试。最简单的测试控制策略是一次只测试个i p 核，但这种策略是非常不经济的。一般情况下，将几个比较小的i p 核同时进行 2 测试，用来减少芯片总的测试时间，降低测试成本 1 。l 。2 测试成本分析 随着数字集成电路的越来越复杂化，如果在电路设计中不考虑测试问题， 那么制成的电路测试费用将急剧增长。测试已经是数字电路设计中费用最高、 难度最大的一个环节。随着v l s i 集成度的提高，测试费用可占到芯片制造成 本的5 0 以上p r i m e 研究集团报告称。2 0 0 0 年半导体行业在数字集成电路与 系统级芯片测试仪器上的花费是4 9 亿美元【2 1 ，测试费用则更高。根据1 9 9 7 年 i t r s ( i n t e r n a t i o n a lt e c h n o l o g yr o a d m a pf o rs e m i c o n d u c t o r s ) 的预测p j ，到2 0 1 2 年，芯片的测试成本将与制造成本持平 在计算机和通信工业，电子元件的测试是商业的一个重要部分，客户需要 以合理的价格得到可靠的产品，面对粗浅的设计，制造商可以通过增加测试来 改善可靠性，并将由此增加的成本转嫁给客户。可是，在竞争的市场经济里， 客户可以通过选择最好的产品使自己获益。随着技术的快速发展和市场竞争的 加剧，产品市场寿命相对于开发周期变得越来越短，测试对产品的上市时间、 开发周期将会有越来越大的影响。为了保证产品质量高和尽快面市，就需要在 电路的建模、验证、测试等诸方面所用的工具、设备和研究方法上进行大量的 投资，这个投资包括资金、人力和时间的投资，即测试成本 ( 1 ) 由于近年来的工艺尺寸的快速缩减，出现了一种成本价格效应。从 封装到硅片绑定连线的连接能力决定了一个管芯尺寸的合理大小，这就造成了 一定引脚数目的封装“限定”了管芯尺寸的局面。如果缩小现有器件的工艺尺 寸，那么逻辑电路就不能填充焊盘环内的空间。为了减少“空白空间”，芯片设 计团队就会增加更多的功能和存储器阵列，这就显著增加了测试时间和测试向 量的数据。 ( 2 ) 由于采用了“可重用的”硬核宏单元也将影响测试成本。由于i p 核 的保密问题，核提供商所提供的硬核宏单元总是连同测试向量一并给出的( 如 果能够针对提供商所提供内核的结构化描述而生成测试向量，可能就泄漏了有 关内核的所有内部专利特性) 。由多个硬核组成的半导体器件需要利用多个内核 提供者所提供的测试向量集合来构建测试程序因此这些测试向量集合并不都 是有效的，或者有些测试向量根本不能同时使用。这导致了使用复杂的“拼凑 的”测试程序所带来的高测试成本 虽然产品的质量、上市时间要求测试投资尽可能早和尽可能多，但产品的 经济效益因素和产品的存活周期却限制了测试方面的投资早期的测试成本分 析只关注a t e 及其开发应用方面的投资，但现在发展的趋势是激烈的市场竞争 等因素导致产品的存活周期比产品的开发周期短，如果产品因测试投资问题而 拖延上市时间，则难以评价测试的意义。当然，产品的高质量和高性能对产品 稍慢一点的上市时间的补偿作用也应考虑。 先进的技术使人们能以合理的成本快速设计和制造非常复杂的电路。然而， 随着产品成本的降低，总成本中测试所占的比重将增加【4 】【5 1 【6 1 。为了控制测试成 本。设计者必须考虑测试的复杂性。控制日益增长的测试成本问题的唯一办法 就是在器件的设计阶段就开始运用可测性设计技术( d f t ) 事实上。现代工艺 下的器件测试需求需要把测试作为设计过程的不可分割的一部分，并且测试成 本闯题也应该像其它工程预算那样看待需要优化的关键因素包括测试向量数 据的数量、测试仪操作和引脚定时管理的复杂度、总的测试时间、目标测试仪 的费用影响和测试向量效率。 1 2 课题的背景和意义 在最近的二十多年中，尤其是近十年来，测试方法学的研究已经日益受到 重视，在集成电路产品开发的整个流程中，测试问题己经成为了必须考虑的关 键问题之一。目前，集成电路设计正快速的向系统芯片$ o c 设计方法转变。逐 步地将各种预先设计和验证的芯核( c o r e ) 集成在一个芯片上，例如；存储器 芯片、处理器芯片、混合模式信号和r f ( 信号处理) 芯核等。这种基于芯核的 设计风格和创新技术，大大增加了设计产量，加快了产品投放市场的时间，但 是，不断增加的芯片复杂性和测试数据量，也使得芯片的测试费用不断上升。 尤其是自动测试设备a t e 变得越来越昂贵。超深亚微米工艺( 纳米工艺) 在提 高芯片性能的同时，也给测试带来了新的挑战：新的制造故障，新的故障模型 和新的测试方法。 目前，为了促进我国电子工业高速、持续的发展，国家自然科学基金委员 会已经把“半导体集成化芯片系统基础研究”列为重大研究项目计划；8 6 3 国 家高技术研究发展计划将系统芯片设计以及关键支撑技术列为计划重点项目。 并且，从国家安全的角度出发，自主研制生产芯片是十分必要的，如果我国将 要开发拥有知识产权的高质量系统芯片产品，就必须解决好系统芯片的测试问 题。因此，对于系统芯片测试的研究不仅是国内集成电路发展的迫切需要，也 是我国改变微电子领域的落后面貌、赶超世界先进水平，所不可缺少的重要一 环。同时，对我国国民经济和现代化国防建设具有重要意义。 本文做出的研究工作正是在这个背景前提下，跟踪目前的研究动态，主要 针对数字电路中的故障压缩问题，深入讨论了故障模型和故障压缩技术的思想 和方法，在对已有的一些故障压缩技术进行分析和研究后，提出了自己的想法， 来有效地进行故障压缩和生成更加精简的测试向量，达到缩短测试应用时间同 时满足故障覆盖率的要求。本文提出的方法对于学习与研究故障压缩和测试生 成技术都具有一定的参考价值。 4 1 3 论文的组织 本文在阐述测试的相关理论与技术的基础上，以寻找并发故障、精简测试 集为目的，围绕故障压缩和多故障模型展开研究。各章内容安排如下： 第一章绪论：本章简要介绍测试的概念、s o c 测试及测试成本分析，最 后介绍了本文所研究的课题背景和意义。 第二章测试方法和可测性设计：本章介绍了现有的测试方法、故障模拟 及可测性设计技术，详细的阐述组合电路自动测试模式生成( a t p g ) 的一些经 典算法。 第三章故障压缩，本章研究的重点是对故障集进行压缩，以期望获得故 障数最少的目标故障集。对于等价故障压缩和支配故障压缩，我们从结构和功 能两个方面进行了分析对于有扇出线的电路，我们对扇出源和扇出分支处的 故障进行了研究，通过寻找扇出线处的支配关系来解决故障压缩问题，以进一 步减少故障数。 第四章基于多故障模型的并发测试生成方法：本章研究的重点是寻找经 过等价故障和支配故障压缩后的目标故障集中的并发故障，再通过对并发关系 图分团的方法为目标故障集生成并发测试集。深入研究了多故障模型原理，并 给出了利用多故障模型寻找并发故障的方法；重点阐述了并发测试生成的流程 和分团算法；最后给出了实验结果 第五章总结与展望：本章对本论文的总结，并提出今后的进一步工作。 第二章测试方法和可测性设计 对集成电路来说，设计方法、制造方法和测试方法始终是集成电路发展不 可分割的三个组成部分。但在集成电路发展的早期，人们更多的注意力集中在 设计和制造领域，测试一直处于不被重视的地位。随着集成电路设计与制造技 术的飞速发展，超大规模集成电路( v l s i ) 的测试已经成为一个越来越困难的 问题，测试和可测性设计的理论与技术已经成为v l s i 领域中的一个重要研究 方向，在理论和实践方面都有十分突出的价值。 本章将简单的讲述现有的测试方法以及故障模拟的方法，简要地介绍可浏 性设计技术，详细地阐述组合电路自动测试模式生成的几个经典算法。 2 1 测试方法 2 1 1 测试的对象 造成电路系统中“不正确”的原因是多方面的，其表现形式也多样化。 电路失效是指由于某种原因使得电路不能正常工作。按失效的存在时间可 分为永久性失效和暂时性失效。前者通常由于机械性破裂、磨损、错误的制造 工艺等原因造成对电路的损坏；后者则是由于某种外部因素异常，如不正常的 工作条件，引起电路暂时性的失效，其特征是不具有重复性。 缺陷是指电路因物质方面的原因而改变了其本来的结构，它出现在器件制 造或使用阶段。通常是指因制造加工条件的不正常和工艺设计有误等造成电路 不正常的物理结构，例如引线的开路、短路等。 故障是缺陷在抽象的函数级的表示。为了计算质量度量，必须建立一个度 量的准则或模型，即故障模型，它通过在电路或系统中信号所衍生的变化也即 电路的逻辑行为来描述失效效应。对电路的缺陷先建立失效方式。再映射到逻 辑级和行为级建立故障模型，这样的过程就是故障建模。从上面过程可知，缺 陷和相应的故障模型不是一对应的映射关系。对于存在于电路冗余逻辑部分 的故障，在输出端不能观察到测试响应，虽然故障存在，但不是失效。这时故 障会被归类为不可检测、阻塞或冗余的故障。 2 1 2 测试的相关概念 集成电路设计和制造的正确与否，需要一套规范的描述术语和检查、分析 方法，这就是电路测试研究的内容之一测试电路的一般过程是：建立描述电 路“好”或“坏”的模型；设计出能检测电路“好”或“坏”的测试数据：把 设计好的数据加在被检验的电路上：观察被检验电路的输出结果：最后分析与 理想的结果是否一致。 6 被测试的电路称为被测电路c u t ( c i r c u i tu n d e rt e s os 被测电路产生测试向 量的方法和过程称为测试生成；把测试向量施加到c u t 的过程称为测试施加； 测试向量施加后被测电路的输出称为测试响应；检查电路实际的测试响应与理 想的测试响应是否一致的过程称为测试分析下面给出测试的定义：测试是指 先对电路建模，接着生成测试向量，并将测试向量加载到c u t 的引脚，最后检 测到c u t 的测试响应并与期望响应相比较以判断是否存在故障的过程。整个过 程如图2 1 所示： 回国t 三卜匡啊一篇 广 图2 1 测试过程图 对于上述过程，如果是在电路未实现前所进行的测试则称为设计验证；当 设计的电路完成芯片加工并制造出产品之后，通过施加激励和检查响应来验证 则称为产品测试。产品测试与设计验证不同，它是用来验证产品制造的正确与 否。在产品测试中，测试向量用来检测电路中的故障和进行故障定位。 2 1 3 故障模型 物理缺陷是发生在物理部件上的现象。故障建模是将物理缺陷转换成一种 数学结构，这种结构可以按算法来运算，并可以被软件模拟器来识别，其目的 是提供一个可衡量质量的尺度。 要测试分析电路，首先要建立故障模型。故障模型与电路层次化紧密相关 不同的电路层，建立的故障模型也不同。譬如，寄存器传输级别r t l ( r e g i s t e r t r a n s f e r sl e v e l ) 需要建立固定型故障，固定型故障也是数字测试中最流行的故 障模型。而晶体管级，则需要建立固定开路故障。还有一些故障模型可能不适 合任何设计层次，例如静态电路( i d d q ) 故障。 ( 1 ) 固定型故障( s t u c k a tf a u l t ) 现在，数字电路中广泛应用的一个模型是单固定故障模型( s i n g l es t u c k - a t f a u l t ) 。它把所有失效都描述成单个门级引脚端口或互连线，其行为就像短路到 v d d 或是v s s 。在数字系统中，如果该线或该点固定在逻辑高电平上，则称之 为固i 故障( s t u c k a t - 1 ) ，记作s a l ( 或s a l ) ；如果信号固定在逻辑低电平上， 则称之为固0 故障( s t u c k a t 一0 ) ，记作s a 0 ( 或s a o ) 在单固定故障模型上存在一种限制性假设，称为“单故障假设”这个假设 7 要求在任何分析、评估或诊断中，同一时刻只能存在一个故障。这一假定降低 了分析的复杂性。图2 2 是一个单固定故障的例子如图2 2 ( a ) 所示，在线 x 2 处有扇出，a 点s a 一1 ，但b 点信号仍等于x 2 由上面叙述，在a 点处断线。 就意味着门g l 的这一输入固定为l ，但b 点的输入信号仍为x 2 ，图2 2 ( b ) 为 故障的等效图。 ( a ) 有扇出电路的s a l 故障( b ) 等效图 圈2 2 单固定故障与等效图 如果一根以上的线同时固定于逻辑1 或0 ，这样的缺陷称为多重固定型故 障( m u l t i p l es t u c k a tf a u l t ) 。随着器件对称性的降低和门密度的增加，多重固 定性故障的出现概率提高。影响多重故障测试的主要因素是原始输入的个数和 重聚的扇出点的个数。尽管可以用穷举或伪穷举测试来检测多重故障，但对 v l s i 不适用。单固定故障的测试集能够检测大部分多重故障。因此多重故障分 析只要直接处理单故障的测试集不能测试的故障即可。 电路中故障的数目随线条个数呈指数增加，一个m 条线的电路可以有3 m 1 个固定线的组合，因为每一条线都可能有3 种状态：s o a 1 、$ - a 0 或无故障，所 有组合减去唯一的一种全部无故障的情况即得到所有可能的故障数。显然，即 使一个中等规模的数m ，也会得到一个很大的固定故障规模。因此，实际上通 常仅考虑单固定故障模型。个m 条线的电路至多可以有2 m 个单固定故障， 这个数目还可以通过故障压缩技术进一步减小。 ( 2 ) 桥接故障( b r i d g i n gf a u l t ) 当电路中两根或两根以上不相连的线短接在一起并形成线逻辑时，称为桥 接故障模型两种常见的桥接故障为输入桥接故障和反馈桥接故障如果多个 输入短接在一起，则称为输入桥接故障。此时电路虽改变了逻辑功能，但仍为 组合电路。如果输出端与多个输入连接在一起，则发生反馈桥接故障，此时电 路可能会由原来的组合电路转交为时序电路。因而，桥接故障不仅可能改变电 路的逻辑值，而且可能改变电路的拓扑结构。 随着器件尺寸的减小和门密度的增加，桥接故障上升为主要的故障类型之 一单固定故障的测试集可以用来检测桥接故障，对一些特殊的电路还会有 1 0 0 的故障覆盖率，穷举测试、电流测试也可以用来检测桥接故障。 ( 3 ) 固定开路型故障( s t u c k o p e n ) c m o s 电路中的一些缺陷不能用固定型故障模型的门级描述【7 1 【扪，主要原 因是在所有的故障条件下，m o s 组合电路并不保持组合逻辑特性，因此就在晶 体管级引入失效方式，进而建立故障模型。固定开路故障是一种发生在m o s 电路中的特殊故障，若故障使c m o s 门电路的输出端处于高阻状态，则称该故 障为固定开路故障，记为s o p 故障。s o p 故障属于非典型故障，因为它会使故 障门由原来的组合电路表现出时序特性。这是它与经典的固定故障的根本区别 ( 4 ) i d d q 故障 在c m o s 电路中，静态电流测量是非常有效的，因为非翻转的逻辑门可以 看作是仅消耗静态或二极管反向电流，静态非翻转器件消耗的泄漏电流非常小， 任何有源的桥接、短路和一些开路缺陷都会引起电流测试中幅度的数量级大于 “额定静态电流”。在正常情况下，c m o s 电路不存在直流通路，当出现物理 缺陷时，i d d q 会变得很高i d d q 测试可以测量电路中许多状态的电流，当检测 到某电流值很高时，则停止，因此i d d q 测试只需将故障激活，而不必在原始 输出端观察故障信息。i d d q 测试法适合于测试c m o sr a m 器件，它的主要优 点是；它可以覆盖大部分的桥接故障和一些开路故障，测试生成容易缺点是 电路必须设计为具有较低的i d d q ，因为电流测量是基于静态电流，可能非常低， 任何动态或活动逻辑可以很容易把它掩盖掉，而且在观测的时候，设计必须是 静止的 ( 5 ) 延迟故障( d e l a yf a u l t ) 当电路的组合延迟超过了时钟周期时，则称为延迟故障。检测此类故障的 目的是在设计的时钟频率下电路工作不出现异常。对某一条线的某一故障进行 检测时，应先约定电路正常工作的范围，它是时钟周期与最长的延迟路径之差 对于一个路径上信号的切换，在采样时问与门延迟无关的情况下，当且仅当信 号线有故障及施加一对测试向量时，电路的输出与理想状态不同，则称该对测 试向量为延迟测试。延迟测试主要有两种模型：门延迟故障和路径延迟故障。 以上几种故障模型中，单固定故障模型( 电路只有一个固定型故障) 最早被 提出，研究和应用也最广泛。这是因为单固定故障模型具有以下特性： ( 1 ) 它表达了许多不同的失效方式，且是与工艺无关的故障模型。 ( 2 ) 它需要处理的故障总数比其它故障模型少。易于测试生成和精确分析 故障覆盖情况。 ( 3 ) 实践表明，单故障模型的测试集可以检测许多非经典性故障例如多 重故障和桥接故障。 2 1 4 测试类型 测试涉及到测试生成、测试施加、测试分析几个过程按测试生成的方法， 测试可分为穷举测试、伪穷举钡0 试、伪随机测试和确定性测试。按测试向量施 加的时间，测试可分为在线测试和离线测试按测试施加的方式，测试可分为 片外测试和片上测试。下面简单介绍这些测试方法。 9 ( 1 ) 穷举测试和伪穷举测试 对电路的每一个状态及所有的状态转换都予以测试向量生成，把这些测试 向量施加到被测电路的方法就称为穷举测试。穷举测试的优点在于易生成测试 向量和完全故障覆盖率，但该方法只适合于小规模的纯组合电路。伪穷举测试 与穷举测试的区别在于测试向量的施加具有随机性，伪穷举测试多用来解决时 序闯题。 ( 2 ) 伪随机测试 伪随机测试的特征是测试向量的每一位都是随机产生的，它按照数学上的 特征多项式采用l f s r 来生成。它的优点是生成测试向量的成本最小。伪随机 测试方法需要通过模拟来排列测试序列和计算测试覆盖率，对于固定型故障， 该方法的故障覆盖率可达到8 5 以上。伪随机测试已成为v l s i 测试的主要方 法之一，例如，内建自测试和存储器测试中都采用伪随机测试。 ( 3 ) 确定性测试 确定性测试是基于故障的测试，它是对特定故障类型生成测试向量一般 由a t p g 工具完成测试向量的生成a t p g 采用的生成算法有d 算法、p o d e m 算法等，往往需要通过迭代来加速生成过程。该测试方法的优点是生成的测试 向量个数少，但是测试生成方法非常复杂，生成时间较长 ( 4 ) 在线测试和离线测试 离线测试是指测试施加时电路处于非工作状态，而在线测试则是指测试施 加时电路处于正常工作状态。在线测试时需要更多的技术，优点是可以测试瞬 时故障和间歇性故障。 ( 5 ) 片外测试和片上测试 保持合理的芯片测试，以尽可能减小来自外部电路的影响，这样就可以把 测试功能分解为片外测试和片土测试，从而达到测试的优化。片外测试是把测 试单元置于芯片外部的测试方法，而片上测试则是在芯片上嵌入测试单元的测 试方法 2 1 5 故障测试的质量评价 数字电路中质量评价的一个衡量标准是故障覆益率f ( f a u l tc o v e r a g e ) 。f 的定义为对于给定的故障模型，测试集能够检测到该类型故障的数目与电路中 可能存在的所有该故障类型数目之比，用百分比来表示如下： f = 甓黼黜蒜慧- o 蝴 该电路所存在故障的总数。 相同的电路，不同的测试生成方法所产生的测试集的长度不同，所能检测 到的故障的个数也可能不同，高质量的测试应该是尽可能少的测试向量检测出 尽可能多的故障。如果一个测试集的故障覆盖率为1 0 0 ，则称该测试集为完 l o 全测试集。但1 0 0 故障覆盖率并不能保证电路无故障，测试只对所采用的故 障模型所表达的失效进行检验，对其它失效并未检测。对一个故障测试的质量 进行评估，还必须考虑到测试周期、测试电路的硅片面积开销、测试所需的附 加管脚、测试模式生成( t p g ) 的代价以及由于被测电路( c u t ) 中插入测试 逻辑而可能存在的性能影响等因素，以便进行取舍，获得平衡点。 2 2 故障模拟 模拟应用于电子设计中的两个重要方面：用于设计验证的正确性和验证测 试。它是当前最常用的设计验证手段，可分为功能模拟和时间模拟。功能模拟 用于检查原型设计操作的正确性；时间模拟用于检查原型设计时间的正确性和 确定关键路径模拟时一般是对电路中合适的节点引入故障，一次引入一个， 当引入故障后的电路响应与未引入故障的响应不同时，就称检测到该故障。 模拟一般采用c a d 工具中的模拟器( s i m u l a t o r ) 来完成，模拟器实质是一 类程序，这类程序采用专门的技术对原型设计信息进行准确的处理。由于电路 规模越来越大，模拟耗费的时间也随之增加模拟器中采用并行算法来有效的 提高计算速度【9 1 。要模拟电路，需要获得以下信息： ( 1 ) 描述原型设计的模型； ( 2 ) 施加给模型的激励信号； ( 3 ) 施加激励信号后模型的理想响应； ( 4 ) 元器件库。 描述数字电路原型设计的模型在上面已经介绍，激励信号可以有以下几种 形式：逻辑值、波形图、伪随机测试向量或t e s t b e n c h 。从测试角度讲，在设计 的不同阶段都要用到模拟器：插入d f t 后，要对形成的新电路进行模拟，以确 定d f t 结构的效率；测试生成后要计算故障覆盖率 故障模拟是采用故障模拟器对故障出现的设计模型施加测试集，进行模拟， 然后分析有故障和无故障设计模型的响应，达到以下目的： ( 1 ) 测试绘定的故障出现条件； ( 2 ) 测试向量生成； ( 3 ) 生成故障表： ( 4 ) 衡量给定的测试集的故障覆盖率 敌障模拟需要的条件：被测电路一设计模型，输入激励一测试集，理想响应， 待测故障故障模拟和故障表。模拟过程如图2 3 所示。当给定故障测试生成时， 故障模拟器从故障列表中选定一个故障。从测试集中选定输入激励施加到设计 模型上。如果模拟和测试分析表明有故障和无故障设计模型的响应不同，故障 出现的条件也相符合，则选定的输入激励就是检测该故障的测试向量，保存测 试向量并将该故障从故障列表中剔除，选择下一个故障，重新上述过程；否则 换另一个输入激励，直到模拟和分析结果满意为止。如果选择的测试集中所有 的输入激励都不能测出某个故障，则称此故障不可测，也从故障列表中剔除。 重复这个过程直到故障列表变空为止图2 4 为故障模拟器的流程图。 图2 3 故障模拟过程 豳2 4 故障模拟器的流程图 故障模拟通常在设计验证之后进行，这时电路网表已经验证，且具有可用 的测试向量。故障模拟器执行以下两个功能： ( 1 ) 对于一组给定的输入激励向量集，确定它对给定故障模型或给定故障 列表的覆盖率。 ( 2 ) 在其它程序的协助下( 测试生成器或向量压缩器【1 0 1 ) 。按制造测试的 故障覆盖率的要求生成需要的向量集。 故障模拟的主要方法有：串行故障模拟、并行故障模拟、推演故障模拟和 并发故障模拟。由于故障模拟时要分析有故障和无故障设计模型的响应，因此 任何故障模拟都包括一个无故障设计模型的模拟过程 ( 1 ) 串行故障模拟 这是故障模拟最简单的方法。首先按真值方式进行电路模拟，所有向量和 原始输出的值保存在一个文件中然后按故障电路个接一个模拟根据目标 故障修j 下电路描述，然后使用真值模拟器模拟。当模拟进行时，故障电路的输 2 出值与保存的正确响应动态比较。只要比较结果显示检测到目标故障，故障电 路的模拟就停止。所有故障均以这种方式依次地被模拟。串行模拟器重复使用 真值模拟器，它可以模拟任何可引入电路描述的故障；同时，串行故障模拟器 能够很容易地模拟各种故障条件。但对于一个故障，串行模拟器的c p u 时间几 乎是真值模拟器的甩倍。 ( 2 ) 并行故障模拟 并行故障模拟器的概念是s e s h u 和f r e e m a n 提出的【】l l2 1 。并行故障模拟中， 故障注入和处理是并行的，其思想是运用数字计算机中逻辑操作的位并行。故 障注入是指选择要同时处理的故障子集，并给模拟程序构造一个识别要处理的 故障子集的数据结构。模拟过程中，数据结