（通信与信息系统专业论文）基于mpc8260的嵌入式网络通信开发平台的设计.pdf

摘要 在信息技术飞速发展的今天，作为传递信息的重要媒介的网络得到了空前的 发展，从而对网络设备性能的要求也越来越高。目前，m o t o r o l a 公司生产的 p o w e r p c 系列网络通信处理器以其功能强大、性能可靠的特点而被各大网络设备 生产商广泛采用。m p c 8 2 6 0 是m o t o r o l a 公司生产的新一代p o w e r p c 系列网络通 信处理器，它采用双内核结构，集成了3 2 位微处理器和通信处理模块以及多种 外设接口，具有强大的通信和网络协议处理能力，可以广泛应用于各种高端通信 和网络产品，如交换机、路由器等。本课题根据m p c 8 2 6 0 的性能特点，采用该 处理器设计了嵌入式实时网络通信开发平台，该平台支持多种网络协议，能够实 现以太网通信、串行口通信和a t m 通信等。本论文介绍了所设计的开发平台的 整体结构，并对系统设计的几个重要部分进行了详细的介绍。 论文第一章对嵌入式实时处理器m p c 8 2 6 0 进行了简要介绍并给出了应用 m p c 8 2 6 0 设计的网络通信平台的整体结构；第二章详细叙述了m p c 8 2 6 0 的外部 总线扩展设计；第三章介绍了电路板辅助控制模块b c s r 的设计；第四章对系统 的信号完整性设计进行了详细叙述；第五章对本设计采用的软件操作系统 v x w o r k s 做了简要介绍；最后在第六章介绍了系统的初期硬件调试的一些基本情 凋。 关键词：m p c 8 2 6 0 网络通信开发平台嵌入式 a b s t r a c t w i t ht h ed e v e l o p m e n to fi n f o r m a t i o nt e c h n o l o g y , t h en e t w o r ks y s t e m ，w h i c ha c t s a st h ei n t e r m e d i u m o fi n f o r m a t i o n ，h a sg r o w nu pr a p i d l y a sar e s u l t ，d e s i g n i n g n e t w o r ke q u i p m e n t sw i t he x c e l l e n tp e r f o r m a n c eh a sb e e nm o r ea n dm o r ei m p o r t a n t a tp r e s e n t , t h ep o w e r p cs e r i e sn e t w o r kc o m m u n i c a t i o np r o c e s s o r so fm o t o r o l aa r e w i d e l yu s e db yn e t w o r ke q u i p m e n tm a n u f a c t u r e sb e c a u s eo f i t sp o w e r f u lf u n c t i o na n d g o o dp e r f o r m a n c e m p c 8 2 6 0i s t h en e wp r o d u c to fp o w e r p cs e r i e sd e s i g n e db y m o t o r o l a i ti sa3 2b i tm i c r o p r o c e s s o ri n t e r g r a d e dw i t hac o m m u n i c a t i o n sp r o c e s s o r m o d u l ea n dv a r i o u sn e t w o r kc o m m u n i c a t i o np o r t ，s oi th a sp o w e r f u lc a p a b i l i t yo n n e t w o r kc o m m u n i c a t i o n ，a n di tc a nb eu s e dt od e s i g nh i g hp e r f o r m a n c en e t w o r k s e q u i p m e n t ss u c ha sn e t w o r ks w i t c ha n dr o u t e r w ed e s i g na l le m b e d d e dr e a l - t i m e n e t w o r kc o m m u n i c a t i o nd e v e l o p m e n tp l a t f o r mb a s e do nm p c 8 2 6 0 ，w h i c hc a n p e r f o r me t h e m e tc o m m u n i c a t i o n ，r s 2 3 2 s e r i a l p o r tc o m m u n i c a t i o na n da t m c o m m u n i c a t i o n i nt h i sp a p e rw ei n t r o d u c et h ep l a t f o r mb a s e do nm p c 8 2 6 0d e s i g n e d b yu s t h ef i r s tc h a p t e ro ft h ep a p e ri n t r o d u c e st h ec h a r a c t e r so fm p c 8 2 6 0a n dw h o l e d e s i g ns c h e m eo fo u rs y s t e m t h es e c o n dc h a p t e ri n t r o d u c e st h ed e s i g no fe x t e r n a l b u s e x p a n s i o n i n c l u d i n gm e m o r yd e s i g na n dl 2c a c h ed e s i g n t h et l l i r dc h a p t e r i n t r o d u c e st h ed e s i g no fb o a r dc o n t r o l & s t a t er e g i s t e r t h ef o r t hc h a p t e ri n t r o d u c e s t h ed e s i g no fs i g n a li n t e g r a t y t h ef i f t hc h a p t e ri n t r o d u c e st h ee m b e d d e dr e a l t i m eo s v x w o r k s t h el a s tc h a p t e rg i v e ss o m ei n f o r m a t i o na b o u th a r d w a r ed e b u g g i n g k e yw o r d s ：m p c 8 2 6 0 ，n e t w o r kc o m m u n i c a t i o nd e v e l o p m e n tp l a t f o r m ，e m b e d d e d s y s t e m 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作和取得的 研究成果，除了文中特别加以标注和致谢之处外，论文中不包含其他人已经发表 或撰写过的研究成果，也不包含为获得苤洼盘堂或其他教育机构的学位或证 书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中 作了明确的说明并表示了谢意。 学位论文作者签名：阏于屯 签字日期：，晒年 t 月f 7 日 学位论文版权使用授权书 本学位论文作者完全了解墨洼盘堂有关保留、使用学位论文的规定。 特授权苤鲞盘鲎可以将学位论文的全部或部分内容编入有关数据库进行检 索，并采用影印、缩印或扫描等复制手段保存、汇编以供查阅和借阅。同意学校 向国家有关部门或机构送交论文的复印件和磁盘。 ( 保密的学位论文在解密后适用本授权说明) 学位论文作者签名：闫亍为 导师签名 丁解私 签字日期：p 略车 2 ，月 日 签字日期：p 噼 蝴f 日 第一章绪论 1 1 引言 第一章绪论 在信息技术飞速发展的今天，作为传递信息的重要媒介的网络也得到了空前 的发展，网络设备的性能也越来越高。m o t o r o l a 公司生产的p o w e r p c 系列网络 通信处理器以其功能强大、性能可靠的特点而被各大网络设备生产商广泛采用。 m p c 8 2 6 0 是m o t o r o l a 公司的新一代网络通信处理器，它集成了3 2 位微处理器和 多种外设接口，具有强大的通信和网络协议处理能力，可以广泛应用于各种高端 通信和网络产品，如远程集线器、路由器等等。研究m p c 8 2 6 0 的系统设计不仅 可以掌握应用该芯片设计网络通信系统的方法，也能够对p o w e r p c 系列处理器 和双核处理器有一定的了篇。本课题采用m p c 9 2 6 0 嵌入式通信处理嚣设计网络 通信开发平台，该开发平台支持多种网络协议，能够实现以太网通信、串行口通 信和a t m 通信等，并且预留了扩展接口，将来可以进行功能扩展。 该网络通信开发平台主要有以下特点： 1 选用m o t o r o l ap o w e r p c 系列的m p c 8 2 6 0 通信微控制器作为系统的核心 c p u ，工作频率在t 0 0 2 0 0 m h z ，外部总线频率6 6 m h z 。 2 支持s d r a md i m m 、f l a s hr o m 和l 2c a c h e 等多种存储器，提高了 并行处理数据的能力。 3 提供包括r s 2 3 2 、1 0 1 0 0 b a s e t 以太网和1 5 5 5 2 m b p s a t m 等多种通信 接口，可以和远端高速可靠地交换数据。 4 一提供扩展接口用于外接其他板卡，为以后开发新产品作准备。 5 提供c o p j t a g 接口用于在线仿真调试。 6 通过拨码开关控制m p c 8 2 6 0 的工作频率，支持m p c 8 2 6 0 在不同频率下 工作。 7 通过不同颜色的发光二极管来指示工作状态，如电源是否接通，通信接 口是否使能情况，通信所处收发状态等。 8 通过跳线控制启动方式( 本系统可通过f l a s hr o m 和c p l d 两种方式启 动) 。 第一章绪论 1 2m p c 8 2 6 0 介绍 1 2 1m p c 8 2 6 0 特点 m o t o r o l a 公司的m p c 8 2 6 0 是目前国际上最先进的网络通信微处理器之。 它采用双核结构，在片内集成了高性能的p o w e r p c6 0 3 e 嵌入式实时处理内核和 通信处理模块( c p m ) ，集成了功能强大的外设接口，具有很强的网络通信处理 能力，可以实现以太网通信、串行口通信、a t m 通信等。m p c 8 2 6 0 采用双外部 总线结构，6 0 x 总线( 又称p o w e r p c 总线) 主要用于p o w e r p c 内核与外部其他 处理器或存储器之间的通信，而局部总线( l o c a lb u s ) 用于访问c p m 的存储区。 其中6 0 x 总线具有3 2 位地址线，总寻址能力达到4 g b ，绝大多数情况下都能够 满足寻址要求。m p c 8 2 6 0 的优良性能使得它可以应用于高端的网络通信产品中， 如交换机、路由器等。 m p c 8 2 6 0 具有以下特征： 1 采用p o w e r p c 内核m p c 6 0 3 e 作为主处理内核。 系统内核最高工作频率可达2 0 0 m h z 。 功能强大的体系结构。 内部集成了1 6 k 字节的数据缓存和1 6 k 字节的指令缓存。 集成了内存管理单元( m m u ) 。 具有通用片内处理器( c o p ) 测试接口。 支持浮点数存读，但不支持浮点运算。 能够与m o t o r o l a 生产的外部l 2c a c h e 芯片m p c 2 6 0 5 配合使用。 支持缓存锁定。 2 内部集成了能够灵活地与外部存储系统相接的系统接口单元( s u ) 。 具有多个存储控制机制，包括2 个s d r a m 机制，2 个g p c m 机制 和3 个u p m 机制。 集成了复位控制器。 具有硬件监视器和软件看门狗计时器。 具有符合i e e e l l 4 91 标准的j t a g 在线调试接口。 3 支持c p u 禁用模式。 4 高性能的通信处理模块( c p m ) 。 采用r i s c 结构的3 2 位嵌入式通信处理内核，支持多种通信外设。 通过双口r a m 和d m a 与p o w e r p c 内核高速通信。 第一章绪论 为串行收发接口提供了串行d m a 通道，减轻了系统负担。 为存储器与存储器和存储器与i o 的数据传送提供虚拟d m a 。 具有3 个快速通信控制器( f c c ) ，2 个多通道控制器( m c c ) ，4 个 串行通信控制器( s c c ) ，支持多种通信协议。 具有8 个时分复用( t d m ) 接口。 5 低功耗，在1 3 3 m 频率满负荷运行下功耗低于2 5 w 。 6 内核和外部i o 采用不同电源供电( 内核2 5 v 电源，i o3 3 v 电源) 。 7 采用双总线结构，即6 4 位6 0 x 总线( p o w e r p c 总线) 和3 2 位局部总线。 8 可以多达8 片m p c 8 2 6 0 构成并行系统，满足更高的处理要求。 1 2 2m p c 8 2 6 0 外部信号 m p c 8 2 6 0 的外部信号如图1 - 1 所示 p o r t a p a ( 0 ：3 1 1 p 0 1 1 b p b ( 4 ：3 1 ) p o r t c p c ( 0 ：3 1 ) p o r t d p d ( 4 ：3 1 ) m p c 8 2 6 0 6 0 xa d d r e s s ( 0 ：31 ) b u s a d d r e s sp a r 埘( o ：3 ) 6 0 xd a t a ( 0 ：6 3 ) b u s d a t ap a r i t y ( o ：7 ) l o c a la d d r e s s ( 1 4 ：3 1 ) b u s l o c a ld a t “0 ：3 1 ) b u s l o c a ld a t ap a r i t y ( 0 ：3 ) m e m o r yc o n t r o b u sc 0 1 1 1 0 l i n t e r r u p t s r e s e t c l o c k j 1 、a g 图1 1m p c 8 2 6 0 外部信号 由图可见，m p c 8 2 6 0 的信号线主要分为以下几类： 6 0 x 地址总线：带有4 位奇偶校验的3 2 位地址总线。 第一章绪论 为串行收发接口提供了串行d m a 通道，减轻了系统负担。 为存储器与存储嚣和存储器与1 1 0 的数据传送提供虚拟d m a 。 具有3 个快速通信控制器( f c c ) ，2 个多通道控制器( m c c ) ，4 个 串行通信控制器( s c c ) ，支持多种通信协议。 具有8 个时分复用( t d m ) 接口。 5 低功耗，在1 3 3 m 频率满负荷运行下功耗低于2 5 w 。 6 内核和外部i o 采用不同电源供电( 内核25 v 电源，i o33 v 电源) 。 7 采用双总线结构，即6 4 位6 0 x 总线( p o w e r p c 总线) 和3 2 位局部总线。 8 可以多达8 片m p c 8 2 6 0 构成并行系统，满足更高的处理要求。 1 2 2m p c 8 2 6 0 外部信号 m p c 8 2 6 0 的外部信号如图1 1 所示 p o r t a p a ( 0 ：3 1 ) p o r t b p b ( 4 ：3 1 ) p o r t c p c ( 0 ：3 1 ) p o n d p d ( 4 ：3 1 ) m p c 8 2 6 0 6 0 xa c l d r e s s ( 0 ：31 ) b u s a d d r e s sp a r i _ y ( o3 ) 6 0 xd a t a ( 0 ：6 3 ) b u s d a t sp a r t t y ( 0 ：7 ) l o c a la d d r e s s ( 1 4 ：3 1 ) b u s l o c a ld a t “0 ：3 1 ) b u s l o c a ld a t ap a r t t y ( 0 ：3 ) m e m o r yc o n t r o l b u sc o n l r oj i n t e r r u p l s r e s e t c l o c k j t a g 图1 - 1m p c 8 2 6 0 外部信弓 由图可见，m p c 8 2 6 0 的信号线主要分为以下几类： 6 0 x 地址总线：带有4 位奇偶校验的3 2 位地址总线。 6 0 x 地址总线：带有4 位奇偶校验的3 2 位地址总线。 第一章绪论 6 0 x 数据总线：带有8 位奇偶校验的6 4 位数据总线。 局部地址总线：1 8 位地址总线( l a l 4 3 1 ) 。 局部数据总线：带有4 位奇偶校验的3 2 位数据总线。 存储器控制：存取控制器的存储器接口引脚。 总线控制：总线外部主设备、扩展存储器和一般外设接口引脚。 中断：8 个外部中断引脚。 复位：复位信号，包括上电复位、硬复位和软复位。 时钟：外部时钟源输入。 j t a g ：标准的j t a g 引脚。 端口a 、b 、c 和d ：通用i o 和通用设备引脚，可作为网络通信引脚。 1 2 3m p c 8 2 6 0 的内部体系结构 m p c 8 2 6 0 的内部体系结构如图1 - 2 所示 m p c 6 0 3 e p o w e r p c 内核 1 6 k b 指缓存 l m m u 1 6 k b 数据缓存 d m m u 6 0 x 总线 塑堂j 嘉錾【2 口4 k m b m “) 1 串行 茎! ! ! ! 竺广j 磊五i 聂磊i 磊五磊 一尘虚拟 波特率生成器( 。c p ) 和程序r o m 1 d m a 6 0 x 总线与局部 总线桥接电路 存储控制器 总线接口单元 时钟计数器 系统功能单元 局部 总线 丽l 网同网r 丽s c cl _ s c c s c cl ls c c is m c s m c is p il ：1 2 c 时隙分配 串行接口 8 叶 t d m k 主缸；3 个m i l 产肌加如 图l - 2m p c 8 2 6 0 内部体系结构 m p c 8 2 6 0 内部包括三个主要的功能模块：m p c 6 0 3 ep o w e r p c 内核，该内核 4 第一章绪论 为主处理内核；通信处理模块( c p m ) ，用于处理网络通信程序；系统接口单元， 提供外部存储器的管理单元，6 0 x 总线和局部总线之间的桥接接口，以及时钟计 数器、看门狗等。p o w e r p c 内核具有1 6 k 字节的数据缓存( 一级缓存) 和1 6 k 字节的指令缓存( 一级缓存) ，有效她提高了处理器的处理速度。c p m 单元包含 有多种功能的网络通信控制单元，支持多种网络通信协议，支持以太网通信、 r s 2 3 2 串行通信、a t m 通信等多种通信接口，能独立地处理通信程序，有效地 减轻了主处理器的负担。p o w e r p c 内核和c p m 内核可以通过内部双口r a m 和 d m a 控制器进行数据通信，使得两个处理单元可以协调工作。 1 3 硬件系统结构 基于m p c 8 2 6 0 的嵌入式网络通信平台的系统结构如图1 3 所示。 y 广 s d r a m d i m m ： g = = 浏r s 2 3 2 电平转换除爿 r s 2 3 2 接口 地时t 逻辑 译码【l 控制 6 0 x 总线g = 刮以太网收发器 阻太网变压器 控制逻辑 杞： j 芒 一 f 逻辑 m p c 8 2 6 0 r j 4 5 接口 r 控制 l 2 c a c h e ，h 八、r 牟= = a 1 、m 收发器l 叫钟 缓冲彳f l 后的j 复位电路 爨a t m ：接口j 总线 电源电路 爿缓冲器厂习 f l a s hr o 图1 - 3m p c 8 2 6 0 网络通信平台系统结构 本系统以嵌入式通信处理器m p c 8 2 6 0 为核心，在外围电路配置了m p c 2 6 0 5 ( l 2c a c h e ) 、s d r a m 、f l a s hr o m 、控制逻辑( 由c p l d 实现) 、时钟电路、 电源电路、复位电路以及各种网络通信接口，构成了能够处理以太网通信、r s 2 3 2 串行通信、a t m 通信以及可扩展其他功能的网络通信平台。 如图所示，该系统采用f l a s hr o m 作为程序存储器，该存储器位于6 0 x 总线上。在系统启动时，m p c 8 2 6 0 从该存储器中读取初始化信息，并调出应用 第一章绪论 程序。在6 0 x 总线上还扩展了s d r a md i m m ( 内存条) 和二级缓存( l 2c a c h e ) 。 在系统正常启动后，通过b o o t l o a d e r 程序把f l a s hr o m 中的主程序调入到 s d r a m 中的指定位置，从而可以减少运行期间指令的读取时间，加快程序的运 行速度。l 2c a c h e 用于保存临时数据，使用l 2c a c h e 的目的是提高c p u 存取外 部数据的速度，从而最大限度地发挥出m p c 8 2 6 0 的性能。在局部总线上连接1 6 m 字节s d r a m ，用于存储c p m 通信过程中需要的数据。 系统所需要的直流电源电压分为5 v 、3 3 v 和2 5 v 三种。5 v 电压供给以太 网和a t m 的通信接口芯片：3 3 v 电压为m p c 8 2 6 0 的i o 、系统中各存储器以及 缓冲器等低压器件供电；2 5 v 为m p c 8 2 6 0 的内核供电。系统采用6 6 m h z 时钟 晶振，该时钟信号经过零延时缓冲器分成8 路信号，分别为m p c 8 2 6 0 、局部总 线s d r a m 、6 0 x 总线s d r a md i m m 、l 2c a c h e 、c p l d 等提供时钟信号。在 m p c 8 2 6 0 内部通过锁相环把该时钟信号倍频后提供给p o w e r p c6 0 3 e 内核( 倍频 后时钟频率2 0 0 m h z ) 和c p m 内核( 倍频后时钟频率1 6 6 m h z ) 。 复位电路为m p c 8 2 6 0 提供复位信号。m p c 8 2 6 0 有三种复位方式，分别是上 电复位，硬复位和软复位，三种复位方式都有外部触发引脚，当引脚为低电平时 发生复位。三种方式所复位的范围不同，上电复位使所有的硬件单元和软件单元 都复位，硬复位不复位锁相环，软复位只能复位内核和部分内部逻辑。系统中为 上电复位提供了专门的复位芯片。 本系统中的通信接口包括2 个r s 2 3 2 串行接口、1 个1 0 | 0 0 b a s e t 自适应 快速以太网接口和1 个1 5 5 5 2 m b p s 的a t m 接口。其中以太网和a t m 采用中断 方式和c p u 进行通信。 j t a g 接口可用于和仿真器相连接，用于初期的在线调试、程序下载等。该 接口符合i e e e l l 4 9 1 标准。 1 4 本课题的任务 本课题的任务是设计一个基于m p c 8 2 6 0 微处理器的嵌入式网络通信开发平 台。包括硬件系统的设计、印制电路板的设计和信号完整性分析、板上控制系统 的v h d l 编程、底层软件设计等，今后可在此基础上根据网络通信协议进行编 程实现高层协议之间的网络通信。 第二章m p c 8 2 6 0 的外部总线扩展 第二章m p c 8 2 6 0 的外部总线扩展 外部总线扩展是本设计中的一个重要内容，m p c 8 2 6 0 的外部总线扩展包括 程序存储器扩展、数据存储器扩展、二级高速缓存和板级控制及状态寄存器( 简 称b c s r ，用c p l d 设计实现) 扩展。其中程序存储器采用f l a s hr o m 。数据 存储器包括6 0 x 总线数据存储器和局部总线数据存储器两部分，分别采用 s d ra md i m m ( 内存条) 和s d r a m 芯片来实现。二级缓存采用m o t o r o l a 公司 的m p c 2 6 0 5 。板级控制及状态寄存器使用c p l d 编程实现。本章将对系统的总 线扩展设计进行详细介绍。 2 16 0 x 总线的两种总线模式 m p c 8 2 6 0 为双总线结构，外部总线分为6 0 x 总线和局部总线。局部总线是 由通信处理模块c p m 访问的总线，用于保存在网络通信中需要存储的临时数据。 6 0 x 总线是由p o w e r p c6 0 3 e 内核访问的总线，用于系统的数据交换，它包括3 2 位地址总线和6 4 位数据总线。本系统的内存条、f l a s hr o m 、c p l d 和二级缓 存都位于6 0 x 总线上。6 0 x 总线根据总线的控制方式又可以分为两种配置模式， 即单m p c 8 2 6 0 总线模式和6 0 x 兼容总线模式。 2 1 1 单m p c 8 2 6 0 总线模式 在单m p c 8 2 6 0 总线模式下，系统只有m p c 8 2 6 0 个总线控制器件，总线 的使用权始终属于m p c 8 2 6 0 。在这种模式下，外部存储器的地址线、数据线和 控制线全部直接连到m p c 8 2 6 0 存储控制器的外部引脚上。单m p c 8 2 6 0 总线模 式下系统的6 0 x 总线连接关系如图2 1 所示。 由图可见，在单m p c 8 2 6 0 模式下，m p c 8 2 6 0 的内部存储控制器的地址总线 上包括了地址锁存器和动态r a m 地址复用的编译码器，外部不需要再设计这些 电路，因此外部电路比较简单。但是在这种模式下，地址总线只有存储器访问周 期，而没有多处理器系统中的总线控制主器件( 总线仲裁器件) 和总线控制从器 件之间的总线授权、总线占有期限设定、总线使用终止等总线控制周期的交互通 信，所以外部其他器件无法从m p c 8 2 6 0 获得总线的使用权。因此，这种总线模 式只适用于系统中只有一个总线控制器件的情况。当系统中只有一片m p c 8 2 6 0 ， 第二章m p c 8 2 6 0 的外部总线扩展 且外部不存在l 2c a c h e 或其他具有总线控制能力的器件时，适合采用单 m p c 8 2 6 0 总线模式。 图2 - ! 单m p c 8 2 6 0 总线模式 2 1 2m p c 8 2 6 06 0 x 兼容总线模式 在6 0 x 兼容总线模式下，系统可以有一个或多个外部总线控制器件，如l 2 c a c h e 、a s i cd m a 、高端p o w e r p c 处理器，或是另一片m p c 8 2 6 0 ，这种模式实 际是多处理器配置模式。在这种模式下，作为总线仲裁器件( 可以执行总线授权 的器件) 的m p c 8 2 6 0 负责监测总线的运作并协调各个处理器对于总线的控制和 使用。该模式下6 0 x 总线的连接方法如图2 2 所示。 由图可见，6 0 x 兼容总线模式和单m p c 8 2 6 0 总线模式的区别主要有以下几 个方面：第一，m p c 8 2 6 0 内部的地址总线控制器不提供地址锁存器和d r a m 地 址复用的编译码器，而改为由外部电路设计实现；第二，相对于单m p c 8 2 6 0 总 线模式，在6 0 x 兼容总线模式下需要连接多个总线控制信号来控制数据总线和地 址总线的运行周期和监测总线状态，防止出现总线抢用冲突；第三，m p c 8 2 6 0 和外部处理器之间有多条控制线直接相连，用来处理m p c 8 2 6 0 ( 总线仲裁器件) 第二章m p c 8 2 6 0 的外部总线扩展 对外部处理器的总线授权，协调各个处理器对总线的使用。这种总线模式相对较 为复杂，但由于能够增加外部从处理器，大大增强了系统的处理能力，因而有利 于提高系统的整体性能。因为本系统设计了片外高速二级缓存，该器件需要对 6 0 x 总线进行控制，因此必须采用6 0 x 兼容总线模式。 图2 - 2m p c 8 2 6 0 兼容总线模式 在6 0 x 兼容总线模式下，具有总线控制周期的外部器件( 另一个m p c 8 2 6 0 或其他总线主控器件) 可以在某段时间内被授权获得总线的控制权。总线仲裁可 以使用m p c 8 2 6 0 内部的总线仲裁机制完成，也可以使用外部专门的总线仲裁器 件完成。当使用m p c 8 2 6 0 内部的总线仲裁机制时，m p c 8 2 6 0 最多可以同时控制 三个外部总线主控器件。采用内部仲裁还是外部仲裁由m p c 8 2 6 0 的复位配置字 设定。本系统中使用m p c 8 2 6 0 来进行总线仲裁。 第二章m p c 9 2 6 0 的外部总线扩展 2 2m p c 8 2 6 0 的存储器控制机制 2 2 1 几个重要概念 本节介绍一下在存储器扩展设计中涉及的几个概念。 1 - 存储体( b a n k ) 所谓存储体是指地址连续、作用相同并且可以统一控制的一段存储空间。在 本文共涉及到两种不同意义的存储体。 第一种是m p c 8 2 6 0 定义的存储体( m e m o r yb a n k ) ，它是指m p c 8 2 6 0 的一 个片选信号所选定的一段外部扩展的存储区域，该段存储区域的地址范围由寄存 器b r x 和o r x 设定。 第二种是s d r a m 的内部存储体( i n t e r n a lb a n k ) ，又称为逻辑存储体( l o g i c a l b a n k ) 。s d r a m 芯片内部分成几个内部存储体，每次对s d r a m 的读写访问只 能针对一个内部存储体进行。s d r a m 芯片有专门的体选引脚( b a n ks e l e c t p i n ) ， 其功能和地址线相似，用来选择某个内部存储体。每个内部存储体的存储空间大 小等于s d r a m 的所有行列地址线所能寻址的空间大小。 2 数据管道( d a t ap i p e l i n e ) 当m p c 8 2 6 0 数据总线使用e c c 或奇偶校验时，由于这些校验操作相对于不 使用校验来说需要额外的数据建立时间，因此当它所访闽的存储器为s d r a m 时 就会出现时序上不匹配的问题。这是因为s d r a m 在每个周期都能输出数据，而 s d r a m 的这种时序不能满足校验对数据建立时间的要求。为了满足建立时间要 求，可以在存储器控制器中设置1 b i t 的数据管道，使数据延迟一个时钟周期，这 样就可以满足校验要求的数据建立时间。 3 页交错体交错 s d r a m 机制支持存储体交错模式。这意味着如果将要打开的页( 页即行地 址所选定的一段存储空间) 在不同的存储体内或是相同存储体内的不同页，而不 是正在访问的页，那么s d r a m 机制首先发出a c t i v a t e 命令激活新页，然后 发出d e a c t i 盯e 命令关闭旧页，这样就减少了d e a c t i v a t e 命令的时间开 销。交错分为页交错和体交错两种模式。页交错模式允许在任意不同的页之间进 行交错，体交错模式只允许在不同内部存储体( i n t e r n a lb a n k ) 的页之间进行交 错。 4 背靠背页模式( b a c k t o b a c kp a g em o d e ) 在对s d r a m 的访问中，如果当前要寻址的行正好是前一个读写的工作行， 第二章m p c 8 2 6 0 的外部总线扩展 也就是说当前要寻址的行已经处于选通有效状态，此时c p u 可以直接发送列寻 址命令，从而减少了读取数据所耗时间。这种方式称为背靠背页模式，或是页快 速命中模式。 5 预充电( p r e c h a r g e ) 当m p c 8 2 6 0 对s d r a m 的某一行读写结束后，如果要对另一行进行读写， 就需要将原来的有效行关闭，重新发送行列地址。s d r a m 关闭现有工作行，打 开新行的操作就叫做预充电。预充电的操作由s d r a m 的地址线a 1 0 和读写控 制信号线负责控制。 2 2 2 存储器控制机制 m p c 8 2 6 0 的存储控制器最多可以连接1 2 个外部存储体。m p c 8 2 6 0 系统中 的每个外部存储体对应一个片选信号( c s 0 * 至uc s l l t ) ，可以通过三种控制机制 ( s d r a m 机制、g p c m 机制和u p m 机制) 与s d r a m 、d r a m 、s r a m 、e p r o m 、 f l a s he p r o m 等各种外围存储器件相连接。 s d r a m 机制( s d r a mm a c h i n e ) 用来提供和s d r a m 的接口，它能够使 用s d r a m 的管道、页交错或体交错、背靠背页模式( b a c k t o b a c k p a g e m o d e ) 等工作方式来达到最高存取性能。s d r a m 机制提供了访问s d r a m 存储器所必 需的控制功能和访问信号。本系统中的s d r a m 都使用该机制进行控制。g p c m 是通用片选控制机制( g e n e r a l p u r p o s ec h i p ，s e l e c tm a c h i n e ) ，它用来为低速的存 储器件提供访问接口。g p c m 允许用户通过设置寄存器在其读写时序中插入等待 周期，这样就可以满足不同速度的存储器的时序要求，它主要用来控制映射到地 址空间的低速外围器件。u p m 是用户可编程控制机制( u s e r p r o g r a m m a b l e m a c h i n e ) ，它支持地址复用、定时刷新以及编程设置生成行列地址控制信号等， 它可以通过编程设置实现与任何类型的外围器件的连接，但u p m 的编程设置比 较复杂，当系统中存在特殊的器件无法使用s d r a m 机制和g p c m 机制时，可 以使用u p m 来控制。 m p c 8 2 6 0 提供了两个s d r a m 机制( 6 0 x 总线s d r a m 机制和局部总线 s d r a m 机制) 、两个g p c m 机制( 6 0 x 总线g p c m 机制和局部总线g p c m 机制) 以及三个u p m 机制。m p c 8 2 6 0 包含1 2 个基本设置寄存器( b r x ) 和1 2 个配置 选项寄存器( o r x ) ，分别对m p c 8 2 6 0 的1 2 个存储体进行设置。通过设置b r x 的相应位，可以设定该存储体采用哪种工作机制。存储器控制机制和存储体之间 没有确定的对应关系，每一个控制机制都可以应用于1 2 个存储体中任何一个， 多个存储体也可以设置成使用同一种控制机制。例如，本系统在6 0 x 总线上同时 有f l a s hr o m 和c p l d ，两者都使用6 0 x 总线g p c m 机制控制。但一个存储 第二章m p c 8 2 6 0 的外部总线扩展 体只能采用一种控制机制。 本设计中用s d r a m 机制控制内存条和局部总线的s d r a m ，其他存储器都 使用g p c m 机制控制，没有使用u p m 机制。 b r x 信号描述如表2 1 所示( 其中第0 位为寄存器的最高位) 。配置选项寄 存器o r x 的内容根据不同的存储器控制机制而不同，为基本设置寄存器提供一 些补充选项，如高位地址掩码、行列地址选项( s d r a m 控制机制) 以及插入等 待周期( g p c m 机制) 等，在此不再详细叙述。 表2 - 1 基本设置寄存器 位名称说明 o 一1 6b a基址。寄存器的最高1 7 位用来设定该存储体所对应的地址 空间的最高17 位地址。当被访问的地址的高】7 位地址与 寄存器中的数据相同时说明被访问空间属于该存储体的控 制范围。 1 7 1 8 保留，应清0 。 1 9 2 0p s数据总线宽度。指明该段存储空间的数据总线宽度。 0 1 8 b i t 。 】0 1 6 b i t 。 1l 一3 2 b “。 0 0 - - 6 4 b i t ( 仅用于6 0 x 总线) 。 2 1 2 2d e c c数据检错纠错。指明数据检错与纠错的方式。 0 0 一禁止数据检错。 0 卜一普通奇偶校验。 1 卜读出一修正一写入奇偶校验。 1 1 一e c c 纠错。 2 3w p写保护。设置该存储体空间的访问权限。 o 一可读可写。 1 一存储器只读。 2 4 2 6m s选择存储器操作的机制。当采用s d r a m 机制或g p c m 时， 需要指定应用于6 0 x 总线还是局部总线。 0 0 0 g p c m ，6 0 x 总线( 复位缺省值) 。 0 0 1 一g p c m ，局部总线。 0 1 0 s d r a m ，6 0 x 总线。 0 11 - - s d r a m ，局部总线。 第二章m p c 8 2 6 0 的外部总线扩展 1 0 0 _ ij p m a 。 1 0 1 一u p m b 。 1 1 0 一u p m c 。 1 1 1 一保留。 2 7e m e m c外部存储器控制使能。 o 一存储器访问由内部存储控制器控制。 卜一存储器访问由外部存储控制器控制。 2 8 2 9a t o m设置是否使用原子操作。原子操作是在多处理器系统中的 一种操作方式。当m p c 8 2 6 0 用原子操作方式访问某个地 址时，它把该地址锁定为自己专用，在操作结束后才释放 该地址。 o o 一该存储体不用于原子操作。 0 1 一先写后读的原子操作( r a w a ) 。当向该存储空间发出 写操作时，m p c 8 2 6 0 把总线锁定为主器件专用。当主器件 发出读命令时，锁定解除。该功能用于c a m 操作。 1 0 一先读后写的操作( w a r a ) 。当向该存储空间发出读操 作时，m p c 8 2 6 0 把总线锁定为主器件专用。当主器件发出 写命令时，锁定解除。 1 1 一保留。 3 0 d r 数据管道设置。 卜不使用数据管道。 l 一由该存储体访问的数据被延迟一个时钟。该种方式用于 使用e c c 或奇偶校验的存储器访问操作中。 3 1v 有效位。说明本寄存器所对应的存储体是否有效。只有当 存储体有效时，在存储访问时相应的片选信号才会被拉低。 卜存储体无效。 1 一存储体有效。 2 3 系统地址分配 m p c 8 2 6 0 采用统一编址技术，每个存储体对应的地址范围可以通过基本设 置寄存器b r x 进行设置，本系统中映射到地址空间的存储器器件包括f l a s h r o m 、s d r a md i m m 、s d r a m 、b c s r 、a t m 以及m p c 8 2 6 0 的内部存储器空 间等，采用的地址分配机制如表2 - 2 所示。 第二章m p c 8 2 6 0 的外部总线扩展 表2 - 2 系统地址分配 地址范围存储器类型数据总线宽度 o x 0 0 0 0 0 0 0 0 o x 0 3 f f f f f fs d r a md d 地幢6 4 b i t 0 x 0 4 0 0 0 0 0 0 一0 x 0 4 4 f f f f f未使用 0 x 0 4 5 0 0 0 0 0 o x 0 4 5 0 7 f f fb c s r3 2 b i t o x 0 4 5 0 8 0 0 0 o x 0 4 5 f f f f f未使用 0 x 0 4 6 0 0 0 0 0 - o x 0 4 6 0 7 f f fa r r m u n i8 b i t o x 0 4 6 0 8 0 0 0 0 x 0 4 6 f f f f f未使用 o x 0 4 7 0 0 0 0 0 0 x 0 4 7 0 f f f fm p c 8 2 6 0 内部存储器映射 3 2 b i t 0 x 0 4 7 1 0 0 0 0 一o x 0 4 f f f f f f未使用 0 x 0 5 0 0 0 0 0 0 o x 0 5 f f f f f f局部总线s d r a m 3 2 b i t 0 x 0 6 0 0 0 0 0 0 一o x f f 7 f f f f f未使用 o x f f 8 0 0 0 0 0 o x f f f f f f f ff l a s hr o m 3 2 b i t 2 4 存储器扩展 2 4 1f l a s hr o m 扩展 本系统采用f l a s hr o m 作为程序存储器，该存储器位于m p c 8 2 6 0 的6 0 x 总 线上。在本设计中，使用4 片h y 2 9 l v l 6 0 b t 芯片，共8 m 字节空间。f l a s