（生物医学工程专业论文）基于niosⅡ的嵌入式逻辑分析仪硬件系统设计.pdf

a b s t r a c t a b s t r a c t w i t ht h ed e v e l o p m e n to ft h el a r g es c a l ei n t e g r a t i o nc i r c u i t ( l s l ) a n df p g a ，l o g i c a n a l y z e ri sw i d e l yu s e di nd e s i g na n dt e s t i n go f t h em o d e md i g i t a ls y s t e m t h i sp a p e rf o c u s e so nc i r c u i td e s i g na n dt e s to fl o g i ca n a l y z e rb a s e do ne m b e d d e d p r o c e s s o rn i o si i t h el o g i ca n a l y z e r m e e t st h ed e s i g nr e q u i r e m e n t s m e a n w h i l e ，t h e e m b e d d e dt e c h n o l o g yd e c r e a s e st h ec o s to fs y s t e m ，a n dt h es y s t e mc a nb eu p g r a d e d e a s i l y i nt h ef i r s tc h a p t e lt h eb a s i cp r i n c i p l e so fl o g i ca n a l y z e ra r ed e s c r i b e d t h ed e s i g n t a r g e t so fe m b e d d e dl o g i ca n a l y z e rd e s i g n e di nt h i st o p i ca r eg i v e n i nt h es e c o n d c h a p t e r ，c i r c u i ts t r u c t u r e so fe m b e d d e dl o g i ca n a l y z e r a n da l lt h ei n t e r g r a d e sa r e i n t r o d u c e do nt h ew h o l e i nt h et h i r dc h a p t e r , t h ef p g af u n c t i o nm o d u l e sa r ed i s c u s s e d i nd e t a i l ，s u c ha sc e n t e rc o n t r o lm o d u l e ，d a t aa c q u i s i t i o na n ds t o r a g ec i r c u i t r y , t r i g g e r a n ds t o r a g ec o n t r o lc i r c u i t r y , s e a r c ha n dc o m p a r em o d u l e e a c hm o d u l e ss i m u l a t i o n r e s u l ti sa l s os h o w n i nt h ef o u r t hc h a p t e r , a ni n t a c td e b u g g i n gs c h e m eo ft h el o g i c a n a l y z e ri sp r e s e n t e d p r o b l e m sa p p e a r e di nt h ed e b u g g i n gp r o c e d u r e sa n dt h ew a y st o f i xt h e ma r ea l s og i v e n i nt h ef i f t hc h a p t e r ，t h et e s tr e s u l t sa r es h o w n i nt h el a s tc h a p t e r t h ep e r f o r m a n c e sa n dd e v e l o p i n gt r e n do f t h el o g i ca n a l y z e ri ss u m m a r i z e d k e y w o r d ：l o g i ca n a l y z e r e m b e d d e dp r o c e s s o rf p g a 独创性( 或创新性) 声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研 究成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中 不包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电了科技大学 或其它教育机构的学位或证书而使用过的材料。与我一吲工作的同志对本研究所 做的任何贡献均已在论文。p 做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名：拯啦丝日期兰丝z ：主：! ； 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文工作成果时署名甲位仍然为两安电子科技大学。 学校有权保留送交论文的复印件，允许查阅和借阅论文：学校可以公布论文的全 部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。( 保密的论 文在解密后遵守此规定) 本人签名 导师签名 日期竺! ：! ：1 5 日期坦z 主：! 争 第一章绪论 第一章绪论 随着大规模和超大规模集成电路以及计算机、d s p 、f p g a 、嵌入式系统的迅 速发展，数字系统的能力得到了大幅度的提高，可以完成非常复杂的任务，因而 得到了广泛的应用。但另一方面，系统的复杂度也越来越高，这就给设计和调试 带来了一定的难度。传统的示波器等检测仪器并不能够有效的对数字系统进行检 测和分析，而逻辑分析仪作为数据域测试仪器中最有用、最有代表性的一种仪器， 在现代电路系统设计与测试中得到了普遍的应用。 1 1 逻辑分析仪的产生 逻辑分析仪也称逻辑示波器，它是用来分析数字系统逻辑关系的一种仪器， 能够满足数字系统信号的测试要求。 数字系统信号是由状态空间概念、数据格式和数据源构成的，它与频域和时 域的信息不一样，具有多位传输、按时序传递、非周期性、常伴有竞争与冒险、 软硬件互相影响等特点【1 1 。这就要求对数字系统信号的测试要能够监视足够多的数 据位数，能够设立触发字，能够分析信号状态之间的时间关系，并且能够捕捉干 扰或毛刺。 传统的示波器不能够满足这些数据系统信号测试的要求，人们便开发了数据 域测试仪器逻辑分析仪。它具有以下特点： ( 1 ) 足够多的输入通道。为了适宜微机总线结构而需要多通道。通道数越 多，所能检测的数据信息量越大，逻辑分析仪的功能就越强。 ( 2 ) 多种触发方式。逻辑分析仪应该具有灵活准确的触发能力，它可以在 很长的数据流中，对所观察的那部分信息做出准确定位，从而捕获对分析有意义 的信息。在硬件分析中，它可以有效地检测和显示系统的运行状态；在软件分析 中，它可以跟踪系统运行中的任意一段程序。 ( 3 )具有足够的存储空间。逻辑分析仪内部具有高速存储器，因此它能快 速地将采集数据进行存储，使逻辑分析仪能够观察单次和随机性故障。存储器的 大小决定了逻辑分析仪所能获取数掘的多少，存储器越大，采集的数据就越多。 ( 4 ) 具有负的延迟能力。逻辑分析仪的内部存储器可存储触发前的信息， 这样便可显示出相对于触发点为负延迟的数据，便于分析故障产生的原因。 ( 5 ) 灵活而直观的显示方式和可靠的毛刺检测能力。 基于n i o si i 的嵌入式逻辑分析仪硬件系统设计 1 2 逻辑分析仪的基本原理与技术指标 逻辑分析仪的基本结构如图1 1 所示。逻辑分析仪主要由数据捕获和数据显示 两部分组成。被测数据进入逻辑分析仪后，首先在数据输入部分由内时钟( 异步) 或外时钟( 同步) 对其进行采样，并变换为相应的数据流，再由触发控制部分在 数据流中搜索特定的触发字( 触发条件) ，并控制数据存储部分将触发字( 触发条 件) 前后的有效的数据进行存储。数据显示部分则是将存储的有效数据读出，并 以波形或状态的形式显示，以便于对数据进行分析。 闺1 1 逻辑分析仪的基本结构 逻辑分析仪按其工作特点可分为两大类：逻辑状态分析仪( l o g i cs t a t e a n a l y z e r ) 和逻辑定时分析仪( l o 萄ct i m i n g a n a l y z e r ) 。逻辑状态分析仪在被测系 统时钟作用下进行数据采集，并用0 或1 来显示被检测的逻辑状态，便于对系统 进行实时状态分析。逻辑状态分析与被测系统属于同步工作，主要用于系统软件 的调试。逻辑定时分析仪由内时钟控制数据采集，以逻辑波形的方式显示出被检 测的逻辑信号，便于分析各通道之问逻辑波形的时序关系。通常选择内时钟频率 为被测系统时钟频率的5 1 0 倍，逻辑定时分析仪与被测系统异步工作，主要用于 系统硬件调试。现代逻辑分析仪均能实现状态分析和定时分析两种功能。 逻辑分析仪的技术指标通常包括下列几个： ( 1 ) 逻辑分析仪的通道数。如果要对数字系统进行测试，就需要将所关心 的数字信号全部接到逻辑分析仪上，如果逻辑分析仪的通道数不够用，就很难对 该系统进行分析测试。 ( 2 ) 定时采样速率，也叫系统采样频率。在时序分析时，为了能够清晰的 反映各通道间的时序关系，提高定时分辨率，逻辑分析仪就需要比较高的采样时 钟频率。 ( 3 ) 状态分析速率。在状态分析时，要采用与被测系统同步的时钟进行采 第一章绪论 样，这个时钟的最高频率就是逻辑分析仪的状态分析速率。 ( 4 )存储深度。逻辑分析仪的存储深度表示了它所能存储的数据量的大小， 存储深度越大则能够用于分析的数据就越多，找到故障的概率也就更大。 ( 5 )触发条件。丰富的触发条件能够保证逻辑分析仪快速而准确的捕捉到 所关心的数据，对于不同的测试系统可以设置不同的触发条件以满足测试需要。 1 3 逻辑分析仪的发展概况 随着数字系统的发展和数据域测试理论的形成，1 9 7 3 年h p 公司( 现a g i l e n t 公司) 开发成功了仪器业界第一台逻辑分析仪1 6 0 1 a ，到了1 9 8 5 年p c 机开始普 及，h p 公司不失时机的推出了1 6 3 1 a 改进型，适应8 位的c p u ，r a m 和a t 总 线的逻辑状态测试，1 9 8 7 年h p 公司的1 6 5 1 5 a 1 6 5 1 6 a 逻辑示波器的时钟频率已 经提高到1 g h z ，代表了逻辑分析仪当时的最高水平。作为电子示波器最重要供应 商的t e k t r o n i x 公司也同样拥有与h p 公司逻辑分析仪性能相近的自己的产品。至 今，a g i l e n t 和t e k t r o n i x 两家公司已经成为逻辑分析仪的主要开发来源。 除了a g i l e n t 和t e k t r o n i x 两家公司外，还有一些其它的公司也生产逻辑分析仪， 例如：d a t a t r a n s i t 、a l t e r a 、b o r g e 仪器、日立电子，l i n k 仪器、n c i 等公司。它 们可提供不同档次和不同性能的逻辑分析仪。 虽然逻辑分析仪从出现到现在只有3 0 多年的时问，但是其发展却是非常迅速 的，除了普通的台式逻辑分析仪外，还有嵌入式逻辑分析仪、虚拟逻辑分析仪等， 而且逻辑分析仪的性能也得到了很大的提高。表1 1 给出了a g i l e n t 和t e k t r o n i x 部 分逻辑分析仪产品的技术指标。 表1 1 部分逻辑分析仪型号及其性能对比 最高定时最高状主机最大最大存储 厂商 型号系列 备注 速率态速率 通道数 深度，通道 1 6 9 0 04 g s a s 4 5 0 m h z5 l o6 4 m a g i l e n t 1 6 8 0 04 g s a s4 5 0 m h z2 0 43 2 m 1 6 9 08 0 0 m s a y s2 0 0 m 时z1 3 61 m虚拟l a 可由多个主机 t l a 7 0 0 08 g s a s8 0 0 m h z8 1 66 4 m 组成测试系统 t e k t r o n i x t l a 5 0 0 0 b8 g s a s2 3 5 m h z1 3 6 8 m 表中的逻辑分析仪是a g i l e n t 和t e k t r o n i x 的主流逻辑分析仪产品，代表了现代 逻辑分析仪的最高水平，它们具有以下特点： ( 1 ) 高采样速率。 4 基于n i o s i i 的嵌入式逻辑分析仪硬件系统设计 ( 2 ) 拥有非常多的通道数，可满足复杂系统的测试。t l a 7 0 0 0 系列逻辑分 析仪可由多个主机组成一个测试系统，系统的最大通道数可达6 5 2 8 个。 ( 3 ) 大容量的存储器，存储深度最高可达几十兆。 ( 4 ) 丰富灵活的触发方式，可以更加准确的捕捉到关心的数据。 ( 5 ) 通常内置高速率处理器及内存，并安装w i n d o w s 操作系统，人机交 互界面友好，操作简便，功能强大。 l 。4 本课题研究内容 a l t e r a 公司提出的片上可编程系统( s o p c ) 解决方案可将c p u 、存储器、i o 接口、锁相环( p l l ) 等系统设计所必需的模块集成到一片可编程器件( p l d ) 上， 构成一个可编程的片上系统。n i o si i 嵌入式处理器正是借助于这种片上可编程系统 而实现的，因而用户可以轻松的根据自己需要创建一个合适的处理器。s o p c 解决 方案使得f p g a 在嵌入式系统设计领域的地位越来越重要。 本课题就应用了这一技术实现了基于f p g a 的嵌入式逻辑分析仪硬件系统设 计。该逻辑分析仪的基本参数如下： ( 1 ) 最高定时分析速率：l o o m s a s ( 2 ) 最高状态分析速率：3 5 m i - i z ( 3 ) 数据通道数：3 2 通道( 1 6 通道2 ) ( 4 ) 存储深度：最大“k b 通道，可调 ( 5 ) 触发方式：8 级序列触发，毛刺触发，外触发 ( 6 ) 延迟触发( 触发位置) ：正延迟触发，负延迟触发，同步触发 ( 7 )输入电压范围：m 7 v 第二章硬件系统总体设计 第二章硬件系统总体设计 由第一章可以知道，逻辑分析仪包括了数据捕获和数据显示两部分，数据捕 获又包含了多种触发方式。为了实现这些功能，在本逻辑分析仪的硬件系统中应 用f p g a 完成触发等逻辑电路的设计，并在f p g a 外部设计了键盘模块、显示屏 模块、数据存储电路、探头、片外程序存储器和片外r a m 等。本章将从总体上对 本逻辑分析仪的硬件系统和f p g a 外部各个电路模块作以介绍。 2 1 硬件系统总体结构 本逻辑分析仪的硬件总体结构如图2 1 所利。在f p g a 外部，键盘模块和 显示屏模块构成了逻辑分析仪的人机交互设备，可以由用户对逻辑分析仪进行设 置并将系统的运行结果进行显示；探头和数据存储器负责将被测信号接入逻辑分 析仪并将采样后的数据进行存储；片外程序存储器与片外r a m 则是软核c p u 的 扩展部分，为系统的运行提供保障。在f p g a 内部，设计了软核c p u 以及中央控 制模块、采样模块、触发模块、存储控制模块、查找比较模块等逻辑电路。f p g a 内部的电路设计较为复杂，将在第三章进行详细介绍。 图2 i 嵌入式逻辑分析仪硬件系统总体结构图 本逻辑分析仪中，软核c p u 工作频率为5 0 m h z ，而逻辑电路部分的最高工作 6基于n i o si i 的嵌入式逻辑分析仪硬件系统设计 频率为1 0 0 m h z ，所以选用了5 0 m h z 的晶振为系统提供时钟，并配置p l l 锁相环 产生1 0 0 m h z 的时钟信号提供给逻辑电路。这样可降低外围电路的时钟频率，减 小干扰。 2 2 1 键盘电路设计 2 2 键盘及液晶显示屏 系统的键盘上提供了4 1 个可用按键和一个旋扭，便于用户进行系统设置，增 强系统的可操作性。使用旋钮可以在显示屏的设置页面中快速移动光标，在波形 显示页面中也能增加标线的移动速度。 为了提高按键准确度，同时减少键盘与f p g a 的连线，节省系统资源，按键 部分采用z l g 7 2 9 0 设计了7 x 7 矩阵键盘，按键的扫描和去抖动由z l g 7 2 9 0 完成， 具有很高的稳定性和可靠性。软核c p u 与z l g 7 2 9 0 采用1 2 c 通讯，再加上中断信 号也只占用f p g a 的3 个f o 口。本逻辑分析仪中已经使用了4 1 个按键，其余的 8 个按键可留作备用，便于系统升级。 图2 2 键盘电路原理图 第二章硬什系统总体设计， 键盘电路中的旋钮是通过旋转编码器实现的，旋转编码器的c 端接地，l 、2 端加1 0 k 上拉电阻后接至f p g a 的k n o b 0 、k n o b l 。这样，旋钮的正转和反转 就可以通过k n o b 0 和k n o b l 两个信号下降沿的时序关系来确定。 因为旋转编码器是由机械原理实现的，在旋转过程中输出信号必然会产生抖 动，因此设计了去抖动电路来保证信号的准确性。 去抖动电路的原理如图2 3 所示，图中计数器1 与计数器2 的进位输出信号分 别经过非门后送给d 触发器的异步置1 端与时钟输入端，因而这两个信号都不 能够存在毛刺，否则达不到设计的去抖动效果，而普通计数器的进位输出信号是 由组合逻辑产生的，都会存在毛刺，所以在设计时使用状态机进行设计，解决了 毛刺问题 6 - s l 。 c l k 信号为5 0 m h z 分频后的时钟，频率约为1 2 k h z 。k e y 信号为旋钮输出 的k n o b 0 或k n o b i 。输出信号k e yo u t 就是去抖动的结果。通过示波器的观 测，在快速转动旋钮时，k n o b 0 和k n o b l 两个信号的脉冲宽度最小为2 m s 左右， 所以去抖动计数器产生的延迟应小于2 m s 。电路中两个计数器都设计为模8 计数 器，去抖动延迟为8 1 ( 1 2 k h z ) = 0 6 7 m s ，能够满足实际要求。 图2 3 旋钮去抖动电路原理图 在正常状态下，由于上拉电阻的存在，k e y 信号为高电平，此时计数器l 不 工作，假设输出信号k e y 二0 u t 为低电平，则异或门输出高电平使计数器2 工作， 且计满后输出一个高脉冲使d 触发器输出低电平，使k e yo u t 变高；若 k e y o u t 开始就为高电平，则两个计数器都不工作，k e yo u t 也不发生变化。 由此可见，正常状态下k e yo u t 信号是高电平。 当有按键动作时，k e y 变为低电平，计数器1 和计数器2 都工作，且最终使 k e yo u t 也变为低电平。按键结束后，k e y 又变回高电平，k e yo u t 经过延 迟后也再次变成高电平。去抖动的原理就是在k e y 端的电平稳定8 个时钟周期之 后，r , e vo u t 才输出与k e y 相同电平的信号，而按键出现抖动时，k e yo u t 信号不会发生变化。去抖动电路的仿真结果见图2 4 。 基于n i o si i 的嵌入式逻辑分析仪硬件系统设计 v a l u ea t l i m e 0p s 越争 c 堰b0 脯掰 暑l 重爹 n t0 9 t暑0 图2 4 去抖动电路仿真结果 旋钮的两个输出信号经过去抖动后定义为k e y 0 和k e y l 。由这两个信号之间 的相位差可以产生对应的旋钮中断信号和旋转方向信号送给c p u 进行相应的处 理。中断信号k e yi n t 及旋转方向信号c w c c w 的产生原理见图2 5 。 图2 5 中断及旋转方向信号产生原理 当旋钮向某个方向旋转一格，使k n o b 0 和k n o b l 都产生一次负脉冲，且上 升沿和下降沿的先后关系保持一致，才认为是一次有效的旋转。若旋钮没有转完 一格就回到原位，则k n o b 0 和k n o b l 的上升沿与下降沿的先后关系相反，此时 的旋转认为是无效旋转。在电路中分别用k e y 0 的下降沿和上升沿去锁存k e y l 的状态，若结果相反，则同或运算后得到的结果为o ，说明是一次有效旋转， k e yi n t 产生一个中断脉冲。同时，用k e y 0 的下降沿锁存k e y l 的状态产生 c w c c w 信号，它的高或低表示旋转方向。电路的仿真结果见图2 6 。 y 1 a t - 0 s 曲c l x b 0 渺 渺t tli _c t c c w o 啦l q _ u t t 1 1 _ 一 图2 6 中断及旋转方向信号仿真结果 第二章硬件系统总体设计9 2 2 2 显示屏模块 在本系统中选择了元太p m 0 7 0 w x l 型8 0 0 x 4 8 0 像素的7 寸真彩色液晶显示 屏作为显示设备。使用彩色液晶屏可以用不同的颜色显示各个通道的波形，对比 强烈，便于分析。此款液晶屏为目前车载液晶屏的主流配置，价格相对较低。 液晶屏的显示控制部分采用了杭州平望科技的p w d 0 6 4 s 液晶显示控制板。该 显示控制板的核心控制电路采用a l t e r a 公司e p m 3 2 5 6 编程实现，性能稳定可靠， 适配c p u 包括5 1 ，9 6 ，x 8 6 ，8 0 8 8 ，z s 0 ，d s p 等【9 】。采用该控制板可提高显示屏 的显示速度，并简化显示程序的编写。其原理示意图如图2 7 所示。 r 一一一1 船 - - 工c d 研；寸习iil 图2 7 液晶显示控制板原理示意图 控制板中共有8 个寄存器，分别为x y 坐标、前景色、背景色、数据、状态 寄存器，通过对这8 个寄存器进行操作，可实现写屏功能。该控制板具有以下优 点： ( 1 )自动清屏，清屏色取决于f r o n t 寄存器值，可由用户设定，8 0 0 x 4 8 0 的液晶屏清屏时间约为1 5 4 m s 。 ( 2 ) 三种写屏方式。用户根据写屏内容自由切换单点、多点、八点三种写 屏方式。 ( 3 ) 显示屏上的x y 坐标和存储器地址一一对应，不用计算显示屏上x y 坐标与存储器地址的关系，只要将显示屏上的x y 坐标写入地址寄存器，就可以 直接写入数据。 ( 4 ) 用户通过改变状态控制寄存器相应位的状态，可选择x 、y 坐标地址 自动增加或不增加，单点写屏时x 坐标自动加1 适合图像显示；多点或8 点写 屏时，x 坐标自动加8 适合字符显示和颜色填充；y 坐标自动加1 适合取样波形 显示。x 坐标自动加1 或8 时，写满一行会自动换行。 ( 5 ) 存储空间为1 m b 。对任意一页读写，不影响当前页的显示。无“雪花” 现象。 l o基于n i o si i 的嵌入式逻辑分析仪硬件系统设计 由于该控制板中颜色寄存器只有一个字节，所以它只能控制l c d 显示2 s = 2 5 6 种颜色，不过对于本系统来说，2 5 6 色也已经足够使用了。 2 3 数据存储电路 逻辑分析仪是按照触发条件将采集到的数据先存储在内存中，采集结束后再由 内存中读出并显示的，因而提高逻辑分析仪存储器的容量可以存储更多用于分析 的数据，提高发现被测系统故障的概率。在本逻辑分析仪中使用了两片1 2 8 1 6 1 0 的s r a m 构成了1 2 8 k 3 2 位的数据存储空间，满足了3 2 通道6 4 k 存储深度的要 求，同时1 2 8 k 的空间可以存储两次采集得到的数据，为后期比较功能的实现提供 了前提条件。存储电路原理图见图2 8 。 i o d i 3 1 1 6 】 引遗d 1 s = i o z 醒 8 ，w e o n g k 9 9 r 1 6 o 】 u v - i 自 t o i l i 【1 5 ，0 】 图2 8 存储电路原理图 在本逻辑分析仪中，两片s r a m 构成的1 2 8 k 3 2 位的内存是同时进行3 2 位 数据的读或写操作的，因而s r a m 的高低字节控制信号u b 、l b 同时有效，可直 接接地，又因为两片s r a m 没有和其他的存储器件共享数据总线，故片选信号c e 也直接接地。这样，采集到的数据只通过o e 和w e 两个信号的控制就可以进行 写入和读出操作。 读周期和写周期的信号时序关系如图2 9 所示l lo 】，读周期时w e 为高电平， 写周期时o e 为高电平。设计中选用的是1 0 n s 的s r a m ，读周期和写周期的时间 都应大于1 0 n s 。对于从s r a m 中读出数据而言，读周期的时序要求很容易满足， 但在写入数据时，若采样时钟为1 0 0 m h z ，两次采样得到的数据间隔只有1 0 n s ， 直接向s r a m 写入数据时不能够进行一次完整的写操作，这就需要用两倍降速存 储的方法来解决s r a m 速度不够的问题，即采集两次数掘后再进行一次写操作， 这样每次写入s r a m 的数据保持时间为2 0 n s ，可完整的进行写操作。此时两片 s r a m 内同一地址中的数据不再是对应的3 2 通道的数据，而是先后两个时钟采样 得到的1 6 通道的数据。有关降速存储的内容将在第三章3 4 2 小节详细介绍。 第二章硬件系统总体设计 ( i ) 读周期时序圈 c b ) 写周期时序图 符号最小最大单位 t 虻1 0 一i“ t o ,一l o “ t o n 3 一n s t 加e一4 n s t 犯0 e tn l t l z 0 e 0 一ns 图2 9s r a m 读写周期时序图 2 4 探头及触发电平产生电路 逻辑分析仪与被测系统之间的连接是通过探头实现的。逻辑分析仪的探头可 分为有源探头和无源探头两种。探头按传输的信号不同又可分为数据探头和时钟 探头，两者的结构大体相同，区别仅在于数据探头不能够对输入信号的上升沿或 下降沿进行选择，而时钟探头有沿选择电路，可以选择有效的时钟沿。一般逻辑 分析仪大多采用包含了数据通道和时钟通道的多路有源探头。 在本逻辑分析仪中，也采用了多路有源探头。探头被分为两组，每一组包括 1 6 路数据通道和1 路时钟通道，在f p g a 内我们设计了外时钟信号的沿选择电路， 因此在探头的设计中，没有区分时钟探头和数据探头，这3 4 个信号通道的电路完 全相同。 探头电路结构如图2 1 0 所示【l l i ，电路中的前后级比较器均采用了m c 3 4 8 6 ， 该比较器最高工作电压为8 v ，输入信号最大压差可达+ 2 5 v ，能够满足需求【i “。 为了探测不同逻辑电平( t 1 l 、c m o s 、e c l ) 的数字系统，触发电平在一7 v 。7 v 范围内可调。输入信号经过第一级比较器后变为与f p g a 电平相匹配的数字信号， 再经过一次二级比较以减少探头电缆线引入的干扰。 鸯 面 眦 啪 l 喜 i 篁 岍 咖 腰 ， 加 。 删 1 2基于n i o si i 的嵌入式逻辑分析仪硬什系统设计 输 入 信 号 l d ， 变换i 亡一i j o2 5 v 型 酞 i侈 il 哕y l l卅嗽 i l i l i i i i 探头接口板 主板 - i ii i i i 输出僵呈厂 图2 1 0 探头电路结构及探头响应 触发电平的调节是由软核c p u 控制的，c p u 根据不同的触发电平发出不同的 1 6 位数字信号，经过锁存后再送给两片d a c 0 8 0 0 ，由d a c 0 8 0 0 进行数模变换后 产生相应的电压，触发电平产生原理图如图2 1 1 所示1 1 3 】。在实际电路中，为了保 证r l 与r l 阻值相等，r l 使用1 0 k 的电位器替代5 1 k 定值电阻。 v l 也f ：g v 数据输入 ，j l 、 m s b岱b 5 1 i ( + 1 2 ，- 1 2 1 y o 图2 1 1 门限电平产生电路 电路中d a c 0 8 0 0 的工作电压为1 2 v ，当r l = r l = r r e f 时，设输入数据为五 则输出的触发电平为： v o = ( 等+ 篆) ， 由上式可以得出，参考电压盯为9 v 时，的输出范围约为9 v - - , + 9 v ，精 度为3 5 m v 。若要得到需要的门限电压值，只需要由给定的触发电平计算出对应 的数字量z 即可。 x ：l 2 5 6 _ _ 墼v o + 2 5 5 1 从y 咒e fj 对于本系统所要求的一7 v 斗7 v 的输入电压范围， 围内可调，则x 相应的取值范围为2 8 2 2 7 。 ( 2 2 ) 触发电平也应在- 7 v + 7 v 范 第二章硬什系统总体设计 2 5 电源电路 系统中用到的电源电压总共有7 种，分别是：+ 1 2 v 、- 1 2 v 、9 v 、5 v 、3 3 v 、 2 5 v 、1 5 v ，它们的作用如表2 2 所示。其中1 2 v 和5 v 由外部电源提供，其余的 都由电源稳压芯片产生。 表2 - 2 系统中用到的电源 电源电压用途电源电压用途 + 1 2 v液晶屏d a c 0 8 0 0 l f 3 5 33 3 vf p g a s r a m f l a s h 等 一1 2 vd a c 0 8 0 0 ，l f 3 5 32 5 vm c 3 4 8 6 ( 参考电压) 9 v d a c 0 8 0 0 ( v r e f ) 1 5 vf p g a s v 液晶屏m c 3 4 8 6 等 由于f p g a 的v c c j o 和v c c m 需要的电压为3 3 v 和1 5 v ，相对于其它电源而 言，精度要求更高一些，为了保证系统工作的稳定性，在设计中使用了固定输出 电压的l t l 5 8 5 3 3 和l 肌5 8 5 1 5 芯片来提供这两种电压，它们的输出电压精度都 在4 - 2 以内，同时l t l 5 8 5 - 3 3 可提供最大5 a 的电流，保证电路中的f p g a 、s r a m 、 f l a s h 等3 3 v 器件都能够正常工作。 9 v 和2 5 v 电源都是用作器件的参考电压，对精度要求不是很高，且消耗的电 流并不大，使用l m 3 1 7 l 可很方便的由+ 1 2 v 和+ 5 v 得到这两个电压。电路原理如 图2 1 2 所示。 图2 1 29 v 与2 5 v 电源产生电路 电路中输出电压与输入电压的关系为： v o u r = 1 2 5 ( + 罟1 1 ) + i a o s r 2 c z 固 由于i , m j 通常很小，最大也仅为1 0 0 pa ，所以当电阻r 2 的阻值不大时，式中的 i 。r 2 项可忽略不计。 v i n 接1 2 v ，选取r i = 1 0 0 q ，r 2 = 6 2 0 q ，则 1 4基于n i o si i 的嵌入式逻辑分析仪硬件系统设计 v o u t = 1 2 5 ( 1 + 6 2 0 1 0 0 ) = 9 v v j l l 接5 v ，选取r i = 1 0 0 0 ，r 2 = 1 0 0 q ，则 v o u t = 1 2 5 ( 1 + 1 0 0 1 0 0 ) = 2 5 v 这样得到的电压是满足设计需求的。 第三章f p g a 设计 第三章f p g a 设计 在本逻辑分析仪中，软核c p u 和f p g a 内的逻辑电路完成了系统的总体控制 以及触发判别、采样、存储控制等功能，可以说它们是逻辑分析仪的核心部分， 包括了逻辑分析仪中最关键的技术。 3 1 可编程逻辑器件及设计软件介绍 可编程逻辑器件( p l d ，p r o g r a m m a b l el o g i cd e v i c e ) 是厂家作为一种通用型器 件生产的半定制电路，用户可以通过对器件编程使之实现所需要的逻辑功能。它 的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性，而且给 数字系统的设计方式带来了革命性的变化。对于不同厂家的可编程逻辑器件来说， 所用的开发工具也有所区别。 3 i 1 可编程逻辑器件介绍 随着微电子技术的发展，数字集成电路不断地进行更新换代，设计与制造集成 电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专 用集成电路( a s i c ) 芯片，而且希望a s i c 的设计周期尽可能短，最好是在实验室里 就能设计出合适的a s i c 芯片，并且立即投入实际应用之中，因而出现可编程逻辑 器件( p l d ) 【1 4 - 1 6 。 早期的可编程逻辑器件包括只有或阵列可编程的可编程阵列逻辑p a l ( p r o g r a m m a b l ea r r a yl o g i c ) 、与阵列和或阵列都可编程的可编程逻辑阵列p l a ( p r o g r a m m a b l el o g i ca r r a y ) 以及在p a l 的基础上发展起来的一种通用阵列逻辑 g a l ( g e n e r i ca r r a yl o g i c ) 。 2 0 世纪8 0 年代中期。a l t e r a 和x i l i n x 分别推出了类似于队l 结构的扩展型 c p l d ( c o m p l e xp r o g r a m m a b l el o g i cd e v i c e ) 和与标准门阵列类似的f p g a ，这两种 器件兼容了p l d 和通用门阵列的优点，可实现较大规模的电路，编程灵活，应用 也最为广泛。 尽管f p g a 、c p l d 和其它类型p l d 的结构各有其特点和长处，但概括起来， 它们都是由三大部分组成的：可配置逻辑模块c l b ( c o n f i g u r a b l el o g i cb l o c k ) 、输 入输出模块i o b ( i n p u to u t p u tb l o c k ) 和内部连线( i m e r c o n n e c o 。 对用户而言，c p l d 与f p g a 的内部结构稍有不同，但用法一样，所以多数情 况下，不加以区分。 1 6基于n i o si i 的嵌入式逻辑分析仪硬件系统设计 f p g a c p l d 都是特殊的a s i c 芯片，它们除了具有a s i c 的特点之外，还具 有以下几个优点： 随着v l s i ( v e r yl a r g es c a l ei c ，超大规模集成电路) 1 - 艺的不断提高，单一 芯片内部可以容纳上百万个晶体管，f p g a c p l d 芯片的规模也越来越大，其单片 逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统 集成。 f p g c p l d 芯片在出厂之前都做过百分之百的测试，不需要设计人员承担 投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境 来完成芯片的最终功能设计。所以，f p g a c p l d 的资金投入小，节省了许多潜在 的花费。 用户可以反复地编程、擦除、使用，或者在外围电路不动的情况下用不同 的软件就可实现不同的功能。所以，用f p g a c p l d 试制样片能以最快的速度占 领市场。f p g a c p l d 软件包中有各种输入工具和仿真工具，及版图设计工具和编 程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优 化、仿真，直至最后芯片的制作。当电路有少量改动时，更能显示出f p g c p l d 的优势。电路设计人员使用f p g a ，c p l d 进行电路设计时，不需要具备专门的集成 电路( i c ) 深层次的知识，f p g a c p l d 软件易学易用，可以使设计人员更能集中精 力进行电路设计，快速将产品推向市场。 3 1 2c y c l o n e 器件介绍 a l t e r a 公司作为全球最大的可编程逻辑器件供应商之一，提供了多种型号的 f p g a ，可满足不同用户的需求。目前的主流产品包括m a x i i 系列p l d 产品以及 c y c l o n e ，c y c l o n ei i ，s t r a t i x 和s t r a t i xi i 系列f p g a 。 c y c l o n e 系列f p g a 是基于1 5 v ，o 1 3um ，s r a m 工艺的中等规模f p g a m ， 它具有以下特点： ( i ) 支持低成本串行配置器件，如e p c s l 。 ( 2 )支持l v t t l ，【c m 0 s ，s s t l 2 和s s t l 3 的i o 标准。 ( 3 ) 支持3 3 m h z 到6 6 m h z ，3 2 位到6 4 位的p c i 标准。 ( 4 ) 支持高速( 6 4 0 m b p s ) 和低速( 3 1 1m b p s ) l v d si o 接口，3 1 1 - m b p s r s d s i 0 接口。 ( 5 ) 支持d d rs d r a m ( 1 3 3 m h z ) ，f c r a m 和s d rs d r a m 的扩展内存。 ( 6 ) 支持a l t e r a m e g a c o r e 罾和a l t e r am e g a f u n c t i o n sp a r t n e r sp r o g r a m ( a m p p 5 m ) 在内的多种i p 核。 ( 7 ) 每片f p g a 中有最多2 个锁相环，提供时钟相乘和时钟移相。 第三章f p g a 设计1 7 ( 8 ) 多达8 个全局时钟，且每个l a b 可以使用6 个时钟信号。 考虑到设计需求及价格，在本逻辑分析仪中选用了a l t e r a 公司c y c l o n e 系列中 的e p l c 6 q 2 4 0 c 8 作为系统的f p g a 芯片，同时选用了e p c s l 配置芯片。 e p i c 6 q 2 4 0 c 8 含有5 9 8 0 个逻辑单元、9 0 k b 的r a m 、2 个p l l 以及最多1 8 5 个 可用i o 口，其最高工作频率可达2 7 5 m h z 。同时该芯片支持j t a g ，a s ，p s 配置 方式，可以灵活的进行配置及软硬件调试。 3 1 3q u a r t u si i 开发环境介绍 a l t e r a 公司的q u a r t u s i i 软件根据设计者需要提供了一个完整的多平台开发环 境，它包含整个f p g a 和c p l d 设计阶段的解决方案，同时该软件提供了片上可 编程系统设计的个综合开发环境，是进行s o p c 设计的基础。q u a r t u si i 集成环 境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件( p l d ) 设计， 综合，布局和布线，验证和仿真【1 8 1 9 1 。q u a r t u si i 的软件界面如图3 1 所示。 图3 1q u a r l u s i i 管理器 q i l a r t u s i i 软件的工程文件由所有的设计文件、软件源文件以及完成其他操作 所需的相关文件组成。设计文件的输入方法有原理图式的图形输入、文本输入、 内存编辑以及由第三方e d a 工具产生的e d i f 网表输入、v q m 格式输入等。其中 文本输入方式支持a h d l 、v h d l 、v e r i l o gh d l 等语言。完成设计文件之后，需 要选择目标器件并定义输入输出引脚，之后才可以进行编译。 1 8基于n i o si i 的嵌入式逻辑分析仪硬件系统设计 q u a r t u s1 i 编译器主要完成设计项目的检查和逻辑综合、在器件中布局和布线、 计算设计与器件上产生的延时，最终将项目设计结果生成器件的下载文件，并为 模拟和编程产生输出文件。 在把设计项目编程或配置到器件之前，可以通过仿真对设计进行全面测试。 对设计项目的仿真和验证在q u a l t u s i i 仿真器中进行，它可以实现功能仿真与时序 仿真，同时支持多种形式的输入信号格式：矢量波形文件( v w f ) 、矢量表输出文 件( t b l ) 、m a x + p l u s i i 产生的向量文件( v e c ) 或仿真器通道文件( s e t ) 。也可 以直接在t c l 控制台窗口输入激励信号。 q u a r t u si i 的主要设计特性如下： 1 基于模块的设计方法可提高工作效率。 2 更快的集成i p ，缩短设计时间。 3 在设计周期的早期对i o 引脚进行分配和确认。 4 存储器编译器可对a l t e r af p g a 中的嵌入式存储器进行轻松管理。 5 支持c p l d 、f p g a 和基于h a r d c o p y 的a s i c 。 6 使用全新的命令行和脚本功能全自动化设计流程。 7 高级教程帮助深入了解q u a r t u si i 的功能特性。 另外，在使用q u a r t u si i 进行f p g a 设计时，可以使用a l t e r as i g n a l t a pi i 嵌入 式逻辑分析仪对a l t e r a 部分系列的f p g a 内部信号状态