（电子科学与技术专业论文）基于dll的高频时钟产生电路的研究与实现.pdf

国防科学技术大学研究生院学位论文 a b s t r a c t w 地1 l l ed e v e l o po f l c t e c h n o l o g y ，m e m a i n 矗e q u e n c yo f m i c r o p t o c e s s o r h 弱静。啪u p y e 村 b vy e a ln o w a d a y s ，i n t e lh a sp r o d u c e dp r o c e s s o r sw i t l lf k 委冀q i 一垦妻至薹| 圭三塞妻弓宁量；善 i j 量匡e ； x 国防科学技术大学研究生院学位论文 第一章绪论 1 1 课题研究背景 随着集成电路技术的飞速发展，微处理器的主频在逐年提高。目前，i n t e l 公司已推 出主频超过3 g h z 的微处理器芯片。通用微处理器芯片的主频一般也在百兆赫兹以上。由 于p c b 技术的限制，主板无法为芯片提供2 0 0 姗z 以上的时钟信号。因此，芯片内部就需 要有一个稳定的高频时钟产生电路。 片内高频时钟的产生并不是一件难事，有许多方法都可以产生出高频时钟，比如振荡 器、直接频率生成器等等。但是由于噪声的干扰作用，要得到一个稳定的高频时钟信号就 需要许多辅助的设计技术和设计技巧。同时，随着集成度的不断提高，芯片规模不断增大， 低功耗技术已经得到越来越多的重视。高频时钟产生电路同样也要满足低功耗的设计要 求。在某些应用领域，芯片设计者还要求高频时钟产生电路要有较快的锁定时间、占用较 小的芯片面积等等。这些设计要求都给高频时钟产生电路的设计带来了相当的难度，但同 时也推动了高频时钟产生电路设计技术的不断发展。 锁相环( p h a s el o c k e dl o o p p l l ) 0 1 技术最早被用作产生片内高频时钟。由于它的 设计技术比较成熟，所以至今为止，大部分高频时钟产生电路还都是基于锁相环原理设计 的”“”“3 。随着人们对低功耗设计要求的不断提高，基于延迟锁定环( d e l a yl o c k e dl o o p d l l ) “”“8 “”1 的高频时钟产生电路得到了越来越多的重视。由于模拟电路在设计和制 造过程中的复杂性高、可重用性差等缺点，全数字高频时钟产生电路已经成为目前i c 领 域的研究热点，并在逐步走向应用。 1 2 相关内容概述 有关锁相技术最早的论述是1 9 3 2 年贝尔赛什提出的，当时是为了解决同步检波如何得 到本地振荡信号的问题。七十年代以来，随着集成电路技术的发展。锁相环电路逐渐变成 了一个成本低、使用简便的多功能组件，这就为锁相技术的广泛应用提供了条件。今天， 锁相技术被普遍应用在f s k 解调、频率合成、电视机彩色副载波提取、f m 立体声解码等无 线电技术的各个领域 随着s o c 技术、i p 核技术的发展，锁相技术作为一个基本的a s i c 宏在无线通讯和微处理 器电路中充当时钟电路的应用更加广泛，这方面的研究也不断深入。一方面，在原有p l l 结构中提出很多全新的、性能优越的单元模块电路，主要体现在鉴频鉴相器、压控振荡器 的设计上；锁相技术也不仅限于早期的p l l 的简单结构，像d l l ( d e l a yl o c k e d l o o p ) ，m d l l ( m i x e d m o d ed e l a yl a c k e dl o o p ) 、s m d ( s y n c h r o n o u sm i r r o rd e l a y ) 等技术 第l 页 国防科学技术大学研究生院学位论文 也不断涌现。 延迟锁定环( d e l a yl o c k e dl o o p d l l ) 技术是在p l l 技术上改进得到的。它继承了p l l 电路的锁相技术，但去掉了p l l 电路内的振荡器部分，取而代之的是一根延迟量可控的延 迟线。 进一步对p l l 电路和d l l 电路进行改进，使用数字单元代替其中的模拟器件就得到了全 数字p l l 电路和全数字d l l 电路。 大多数时钟产生电路都是基于锁相环( p h a s el o c k e dl 0 0 p p l l ) 电路设计的。但是， 随着延迟锁定环( d e l a yl o c k e dl o o p d l l ) 技术的逐渐成熟，基于d l l 电路的时钟生成 器已得到越来越多的应用。基于d l l 的时钟产生电路没有得到广泛应用的一个重要原因是 它的低频到高频时钟转换电路( f r e q u e n c ym u l t i p l i e r f m ) 部分设计比较困难。目前业 界所使用的f m 电路大都无法达到5 以上的倍频系数，有些倍频系数较高的电路结构又无法 保证输出高频时钟的占空比。目前，基于d l l 的时钟产生电路中，可控延迟线还都是采用 模拟电路实现的。其中使用到了电荷泵电路、低通滤波器和压控电阻等模拟电路结构。这 不仅给电路设计和芯片生产带来很大的困难，而且也限制了电路的可重用性。 1 3 本文的主要研究内容 本文主要研究了以下几个方面的内容： 1 ) 系统研究了高频时钟产生电路的原理，包括p l l 电路、d l l 电路、全数字p l l 电路以及 全数字d l l 电路等；并且对它们的系统稳定性做了详细的分析； 2 ) 研究了高频时钟产生电路的噪声来源以及抗噪性设计方法； 3 ) 系统研究了目前提出的各类数控延迟单元，并对各类延迟单元的特点做了系统分析。 在此基础上提出了一款新的数控延迟单元结构。此结构具有可控性好、精度高、易于设计 等优点。在理论分析的基础上，本文还给出了该延迟单元的具体设计步骤，使得设计过程 更加规范化； 4 ) 研究了低频多相时钟转化为高频时钟的方法以及现有各种电路实现的优缺点。在此基 础上，提出了一种新的电路结构，得到了很好的性能提升。此电路解决了基于d l l 的高频 时钟产生电路的技术瓶颈，使得此类电路可以得到更广泛的应用； 5 ) 在以上的理论研究基础上，并结台本文所提出的数控延迟单元和低频到高频时钟转换 电路结构，研制了一款参考时钟为1 0 0 渊z 的基于d l l 的全数字高频时钟产生芯片，得到 了1 g h z 的高频时钟输出，并在中芯国际0 1 8 微米c m o s 工艺线流片。 1 4 本文结构 本文共分为七个章节，各章组织如下： 第一章简要介绍了高频时钟产生电路的研究背景、现状以及相关理论的发展情况，阐 第2 页 国防科学技术大学研究生院学位论文 述了本文的主要内容和文章的组织结构。 第二章系统的介绍了高频时钟产生电路的基本理论，包括p l l 电路、d n 电路以及全 数字高频时钟产生电路等的原理以及数学推倒，简要介绍了它们的特点与应用。 第三章系统分析了高频时钟产生电路的稳定性设计问题。首先介绍了相位抖动的分析 方法，总结了系统噪声的来源，给出了抑制噪声的版图设计方法。之后系统的分析了p l l 系统和d l l 系统的稳定性问题，给出了数学推倒并对它们的优缺点做了比较。 第四章总结了延迟单元的种类，系统的分析了可控延迟单元的优缺点。提出一种新的 数控延迟单元结构，并给出了其简化的分析公式，使得延迟量的预估更加容易。最后给出 了该延迟单元的具体设计步骤，使得设计过程更加规范化。 第五章总结分析了低频多相时钟转化为高频时钟的方法以及各种电路实现的优缺点。 提出了一种新的电路实现方式，并给出了具体的舨图模拟结果。 第六章在理论研究基础上，结合本文所提出的数控延迟单元和低频到高频时钟转换电 路结构，设计了一款参考时钟为1 0 0 姗z 的基于d l l 的高频时钟产生电路，得到了l g h z 的 高频时钟输出。在本章最后，给出了该高频时钟产生电路的版图模拟结果，并且与同档次 电路进行了性能比较。 第七章结束语：总结了本文的主要工作和贡献，针对研究现状、遇到的问题和发展前 景对后续工作进行了展望。 第3 页 国防科学技术大学研究生院学位论文 第二章高频时钟产生电路的基本理论 目前，微处理器中的高频时钟产生电路主要有两种形式：基于锁相环的高频时钟产生 电路和基于延迟锁定环的高频时钟产生电路。在高频时钟产生方面这两种电路各有其优缺 点。表2 一l 列出了它们的几点主要性能的比较结果。 表2 一lp l l 与d l l 的性能比较 p l l 。d l 乙 时钟抖动累积无时钟抖动累积 高阶系统一阶系统 具有不稳定性稳定性好 设计复杂设计简单 对参考时钟要求不严格对参考时钟要求严格 倍频容易倍频困难 7 0 年代以来，随着c m o s 电路集成度提高以及数字技术的发展，全数字锁相技术日渐成 熟并且成功应用于锁相电路设计中。全数字环的数字特性使得它能够达到非常短的锁定时 间，对于高性能处理器时钟产生来讲。这是非常有吸引力的。与此同时，数字电路良好的 抗干扰特性也使得它在某些性能方面优越于传统的锁相环路，提高了环路稳定性能。 本章以下内容将详细论述基于锁相环的高频时钟产生电路和基于延迟锁定环的高频时 钟产生电路的基本理论以及分析方法。 2 1 基于锁相环的高频时钟产生电路 2 1 1 锁相环基本原理 最基本的锁相环包含三个组成部分：鉴相器鉴频鉴相器( p h a s ed e t e c t o r p h a s e f r e q u e n c yd e t e c t o r ，p d p f d ) 、低通滤波器( l o wp a s sf i l t e r ，l p f ) 和压控振荡器( v 0 1 t a g e c o n t r 0 1 l e d0 s c i l l a t o r ，v c o ) 川。结构框图如图2 1 ( a ) 所示。为了能实现时钟倍 频功能，人们在v c o 输出和p f d 输入中间引入了分频器，改进后的结构框图如图2 一l ( b ) 所示。 第4 页 国防科学技术大学研究生院学位论文 a 最基本的锁相环 b 倍频锁相环 图2 一l 锁相环结构 为了便于下文的讨论，我们规定一些固定表示方法： 参考( 输入) 信号：u 。( t ) 参考信号的角频率：u 。 v c o 的输出信号：u 。( t ) 输出信号的角频率：。 p f d 输出信号：u 。( t ) l p f 输出信号：u ，( t ) u 。( t ) 和u 。( t ) 之间的相位差：o 。 川输出信号；u ：( t ) n 输出角频率：( i ) ： u ：( t ) 和u 。( t ) 之间的相位差：e 。 在最基本的锁相环中，p d p f d 比较参考输入u 。( t ) 和v c o 输出u 。( t ) 之间的相位差，产 生近似正比于相位差e 。的输出信号u 。( t ) ，在一定相位差范围内有下式成立： ( r ) = 髟眈 ( 2 1 ) k 。表示p d p f d 的增益，的单位为伏弧度( v r a d ) 。p d p f d 的输出信号含有直流分 量和叠加的高频交流分量。l p f 的作用就是将u 。( t ) 中的交流分量滤掉，大多数情况下，l p f 由一阶r c 低通滤波器组成。理想l p f 的输出u ，( t ) 为p d p f d 的直流成分。 v c 0 单元在输入电压u ，( t ) 的控制下输出角频率：为： 丘b 9 ) = 矗b + x o ( 稚r 9 ) 一u o ) ( 2 2 ) 第5 页 国防科学技术大学研究生院学位论文 两个d 触发器和一个与门组成的d 触发器型鉴频鉴相器最为常用。如图2 3 所示，如果在 初始状态下u p = d n = o ，那么在理想情况下a 输入端的一个上升沿会使u p = 1 ，d n = o 。电路将一 直保持这个状态，直到b 输入一个上升沿，此时两个d 触发器同时复位，u p = d n = o 。换句 话说，就是在从a 端上升沿到b 端上升沿的这段时间内u p 为高电平，而d n 始终为低电平。 由于p f d 的电路采用对称结构，同样可分析b 相位超前a 的情况。图2 4 为p f d 的工作波 形。 如图2 2 所示，c p 由两个导通电流为i 。的电流源i 。、i ：和控制开关s 。、s ：组成。理想 情况下，i 。、i 。的导通电流是完全相等的。当u p 为高( 低) 电平时，s 。打开，i ，向l p f 注 入大小为i ；的直流电流；反之，当d n 为高( 低) 电平时，s 。打开，l p f 向i 。放出大小为 i 。的直流电流。在理想情况下，若c p p l l 锁定处于锁定状态，则s ；、s 。均关闭，l p f 输出 电压u ，( t ) 保持不变，v c 0 输出频率和相位保持不变，系统处于稳定状态。若c p p l l 未锁定， 则u p 或者d n 在同一周期内总有一个含有高( 低) 电平脉冲，从而总有电流脉冲 厶( r 晚2 石) 注入或者流出l p f ，从而调整u ，( t ) ，最终控制v c o 跟踪参考输入，并进入 锁定状态。 2 1 2 锁相环电路的相关数学推导 中 叶卜 a ：n 厂 厂 厂 b 2 中 叶卜 a 1 ：广 r 厂 厂 b l l d o ) 7 7 u t ) - t t 图2 5p f d c p 几p f 组合系统的线性度测试 u d ( t ) t 图2 6p f d c p 几p f 组合系统输出相应的斜坡近似 为了定量分析c p p l l 的特点，必须建立一个线性模型，从而得出其传输函数。为了测 试系统是否是一个线性系统，做以下试验( 如图2 5 所示) ：将相位差变为原来的两倍， 观察l p f 的输出，从图2 5 可以看到，若u 一( t ) 的初始值为零，则当e 。变为两倍以后，u 。( t ) 第7 页 为： 普b = 去争 浯6 ) 因为环路增益在原点处有两个极点，所以这种结构的锁相环也被成为“i i 型”锁相环。 为了简洁起见，用h ( s ) 表示其传输函数，它等于 ! 丝丝q 州加惫 浯7 ) 2 以。 因为这个闭环系统中包含了两个虚数极点毛：= j j 。足。( 2 7 酊，) ，所以是不稳定 2 0 l o g l 舶p e n l 0 0 1 8 0 。 乞豳p e n 2 0 1 0 9 i - 4 0 d b d e c b g 磊 0 的环路增益特性 b 增加一个零点之后 的环路增益特性 图2 9 环路增益特性 产生不稳定性是由于环路增益在原点反而有两个极点( 两个理想的积分器) 。每个积分 器产生恒定9 0 。的相移，使系统在增益交点频率下发生震荡，如图2 9 ( a ) 所示。 为了使系统稳定，我们必须修改系统的相位特性，使得在增益交点处的相位偏移小于 1 8 0 。采取的方法如图2 9 ( b ) 所示，在环路增益中引入一个零点，也就是在低通滤波器 的c ，与u 。( t ) 之间串联一个电阻r ，。此时的p f d c p l p f 传输函数变为 = 去( 毋+ 古 浯s ， 由此得到锁相环的开环传输函数为 鲁k 去c 即旁争 倍e ， 第9 页 ，：差鍪：击 浯 州。2 # 壹i 巫迈2 万摭 。 驴等 f = 鲁j 鼍乒 修改后的闭环系统在t = 一1 “碑q ) 处包含个零点，其环路增益特性如图2 9 ( b ) 所 示。衰减时间常数为1 ( 氟) = 4 万“彤足。) 。u 。是固有频率，为阻尼因子，锁相环的 毡：峨【l + 2 f 2 + 瓶五j 两】5 ( 2 1 1 ) 2 1 3p l l 的特点和应用简介 p l l 锁相电路之所以获得日益广泛的应用是因为它具有如下重要特性： 1 ) 跟踪特性。在环路锁定状态下，一旦输入频率发生变化，v c o 立即响应这个变化， 迅速跟踪输入频率。 2 ) 滤波特性。通过环路滤波器的作用，锁相环路具有窄带滤波特性，能够将混进输入 信号中的噪声和杂散干扰滤除。而且通带可以做的很窄，性能远远优于任何l c 、r c 、石英 晶体、陶瓷片滤波器。 3 ) 锁定状态无剩余频差存在。正是由于p l l 的这一理想频率控制特性，使得它在自动 频率控制、频率合成技术等方面获得广泛的应用。以后还将看到，我们重点研究的d l l 电 路不仅没有剩余频差，而且还消除了剩余相差，真正实现了同频同相。 4 ) 易于集成化。组成p l l 的基本部件都易于采用模拟集成电路实现。实现数字化之后， p l l 更易予采用数字集成电路。集成p l l 的体积不断减小，成本不断降低，而可靠性却不断 增强，用途也越来越多。 p l l 在无线通信技术领域和频率合成技术领域的应用广泛。需要指出的是，由于在这些 领域，d l l 也同样被广泛应用，在下一节介绍d l l 电路的时候将不再赘述d l l 的应用领域。 1 ) 窄带跟踪接收机 在空间技术领域，从飞行器上的低功率连续波发射机发射到地面的信号是很微弱的， 第1 0 页 国防科学技术大学研究生院学位论文 典型值是几毫瓦。同时，由于多普勒效应和发射机自身产生的频率漂移，接收机收到的信 号频率误差很大。利用锁相环路的跟踪滤波特性，窄带跟踪接收机可以在接收带宽很窄的 情况下跟踪发射信号。 图2 1 0 窄带跟踪接收机 图2 1 0 是其简化方框图。图中f ，为调频高频信号，与外差本振信号f z 混频。由v c o 频 率f 。n 次倍频后提供。混频后，输出中心频率为f 。的信号，经中频放大，在鉴相器内与参 考频率f 。进行相位比较。经鉴相后，解调出来的调制信号直接通过环路输出端的窄带滤波 器输出。由于环路滤波器的带宽选得很窄，鉴相器输出中的调制信号不能进入环路。但以 参考频率f 。为基准的已调信号的载频发生漂移时，对应的鉴相器直流输出控制电压却能进 入环路控制v c o ，最终锁定在f ；= f ，这就实现了窄带跟踪。 2 ) 倍频与分频 讨论关于这方面应用的专著较多。主要是用锁相环路将振荡器锁定在它的谐波或分谐 波上，即可实现倍频和分频。如图2 一n 所示。图2 1 1 中，如果反馈环路中是一个分频器( n ) ，就是一个倍频器；反之如果是倍频器( n ) ，就是一个分频器。 图2 1 1 用作倍频与分频的p l l 结构 第1 l 页 国防科学技术大学研究生院学位论文 2 2 基于延迟锁定环的高频时钟产生电路 2 2 1d l l 电路基本原理 和前面的p l l 电路相比，延时锁相技术( d e l a yl o c k e dl o o p d l l ) 的滤波电路结构更简 单，进入锁定状态更快更准确，实现方法更灵活，在输入时钟质量较高时抗抖动性能优于 p l l 电路，因此更适合在当前数字系统高精度芯片上应用。 图2 一1 2 最简单的d l l 方框图 图2 1 2 显示了最简单的延时锁相环结构。它由一系列延迟线和控制逻辑电路组成。延 迟线将输入时钟( c l k i n ) 延迟后输出，然后这个延迟后的时钟信号被传送到系统内部的所 有需要触发时钟的寄存器，同时也被反馈回c l u b 端。控制逻辑电路对c l k i n 和c l k f b 采样， 根据结果对延迟线的参数进行调整，通过延迟线在输入时钟和反馈时钟之间插入延时，直 到两信号的上升沿重合，即两个信号相差3 6 0 0 ，此时两信号相位也重合，系统“锁定”。 只要输入时钟信号的变化频率足够低，则输入时钟与输出时钟没有相差，这样负载就得到 了“没有延迟”的时钟信号，如图2 1 3 所示 - o 原始时钟信号l 。厂广。r 经过俦输延迟 延迟一些 再延迟一些 更多纳珏迟 图2 1 3d l l 作用下的时钟波形 我们按照图2 1 2 的形式重绘图2 一l ( a ) ，可以看到d l l 比p l l 多了一个回路。d l l 输出的时 钟信号是直接来自于输入时钟的，而p l l 的输出实际上是由v c o 再生的，如图2 1 4 。 第1 2 页 国防科学技术大学研究生院学位论文 c l k i 图2 一1 4p l l 逻辑牲图 d l l 电路按照其实现方法的不同可以分为模拟电路d l l 和数字电路d l l 两类。般来讲， 模拟电路实现的d l l 抗抖动性能比数字电路要好，这也是模拟电路实现方法最吸引人的一 点，因为模拟电压平滑性好。但是由延迟线、鉴相器、滤波器组成的模拟电路需要花费上 百纳秒进入锁定状态，这就限制了它不能应用于要求高频工作的环境。此外，模拟电路设 计的复杂性和高耗电量也是应该考虑的问题。在这些方面数字电路的优势就很明显，而且 其逻辑门的结构设计也相对简单，但是数字结构也有一个严重的问题，就是它的最小可调 延迟量受逻辑门、反相器延迟的影响，有时不得不另加一个电路来解决这个问题。 2 2 2 开环d l l 和闭环d l l 电路 按照环路结构的不同，d l l 电路又可分为开环d l l 和闭环d l l 。 延迟线 外 延时燕控 卑气= _ + 岛 图2 1 5 开环d l l ( s 衄模式) 钟 第1 3 页 国防科学技术大学研究生院学位论文 钟 图2 1 6 闭环d l l 图2 1 5 是开环d l l ，它没有反馈回路，使用内部延迟控制来为内部延迟( 接收端输入延 迟、内部缓冲延迟等) 建模，称为s m d 模式( s y n c h r o n o u sm i r r o rd e l a y ，同步镜像延迟) ， 如图2 1 5 所示。用一个周期时间减去模拟延迟时间所得到的延迟即为延迟线应该处理的时 间，这样时钟周期就和延迟后的输出时钟同步了。图2 1 5 中，“延迟监控”模拟外部时钟 驱动内部逻辑时受到的延迟，在实际应用中，这种模拟应做的尽量准确。“时间间隔测量” 测量的是外部时间周期( t ) 与模拟延迟( t 。) 的精确差值，控制“延迟线”进行延迟操作。 这样，整个系统的延迟刚好等于一个时钟周期。由于没有反馈信号，电路可以在一到两个 时钟周期后“跟上”外部时钟。但是考虑到实际环境下的温度、电压的剧烈变化，这种跟 随速度实在太慢了。 图2 1 6 是闭环d 乙l ，闭环模式将延迟时间存入寄存器，通过比较内部时钟和外部时钟的 相位差不断更新延时的增减，从而操纵寄存器移位，指出延迟线的起始点。相位比较器比 较内外时钟的差别，确定延迟的增减，然后向左或向右移动寄存器一位。寄存器两端各有 一个o 和1 输入端，而寄存器中必然有个o 、l 交界的位置，这就是延迟线的起始端。由于 有了反馈回路，闭环d l l 可以及时的跟踪外部时钟变化。然而这种闭环结构虽然可以准确 的定位时钟，却要经历好几个循环才能进入锁定状态，需要进一步的改进来缩短进入锁定 状态消耗的时间。 2 2 3d l l 在高频时钟产生电路中的应用 使用d l l 原理构成高频时钟产生电路的框图如图2 1 7 所示。 第1 4 页 国防科学技术大学研究生院学位论文 t 1 一了l = c y c l e t o c y d e m t t e r 图2 一1 9 周期间抖动 周期抖动和周期间抖动的主要区别是前者将每个振荡周期同平均振荡周期相比较求 得，而后者主要是比较相邻的周期。因此周期问抖动描述了抖动的短期特性。 2 4 噪声的来源与抑制方法 噪声的种类很多，如高斯噪声、电阻热噪声等。p a y a mh e y d a r i 指出，衬底噪声对锁 相环抖动的贡献占了绝大部分。1 。衬底噪声的来源有两类：直接联通和耦合。 直接联通：如图2 2 0 所示，m o s 电路中，几乎每条信号线都与衬底通过阻容相连 接，而衬底本身的电阻较大，因此当信号发生改变时，局部衬底也会发生相应的 跳变。 耦合：信号线在衬底上通过，当信号发生改变时，衬底通过耦合在局部发生跳变。 圈2 2 0m o s 臂奇生电路 衬底电平的改变使晶体管跨导在体效应的影响下发生变化，从而使晶体管等效电阻r 随噪声发生变化。同时，衬底噪声还会通过直接联通和祸合叠加到周围信号线中。 电源( 地) 噪声也是抖动的重要来源，电源( 地) 直接跟衬底和阱接在一起，电源( 地) 噪声不但能直接传递给衬底( 阱) ，还改变了晶体管的工 乍曲线。 噪声是客观存在的，不可能完全消除，只能尽可能减小它的不利影响。 大多数现代c m o s 工艺都采用重掺杂的p + 衬底来减小发生闩锁效应的敏感度。但是， 衬底的低电阻率( o 1q - c m 数量级) 会在电路中不同器件之间建立有害的通路，从而会损 坏敏感信号，这种现象称为“衬底耦合”或“衬底噪声州”。“衬底耦合”效应已经成为当 今数模混合芯片设计的一个严重问题。 第1 7 页 国防科学技术大学研究生院学位论文 一 y “ a 包含衬底藕合效应的混合信号电路 b 各种信号波形 c 器件的截面图 图2 2 l 衬底噪声 为了理解这个现象，我们假设检测时钟信号的一个c m 0 s 反相器与放大模拟信号的共源 放大器相邻放置，如图2 2 l ( a ) 所示。注意衬底是通过一条内引线与地相连接的，这条内 引线相当于一个( 有害的) 电感l b 。借助于图2 2 1 ( c ) 截面图我们可以看到，当m 2 的漏区 电压变化比较大时，该电压可以通过漏区的结电容耦合到衬底上，由于l 。的阻抗有限，这 就会干扰衬底。 衬底噪声影响m 1 的主要耦合机理是通过体效应使m l 的阈值电压随衬底电压的变化而 变化。因为m 1 的漏电流取决于v 犷v 。v f v 。，的变化是由于v 。变化还是。变化这是无法 区分的。换句话说，如图2 2 1 ( b ) 所示，c k 的每次跃变都影响了模拟输出。 随着“噪声源”数目的增加，村底耦合问题就变得更加显著了。在一个混合系统中， 成千上万个逻辑门会向衬底注入噪声，特别是在时钟跳变过程中，在衬底电势中会引起几 百毫伏的扰动。干扰信号的大小与引入噪声的器件的尺寸成正比，如果使用大尺寸晶体管 作为缓冲器来驱动外部负载，干扰就会成为一个严重的问题。 为了减小衬底噪声的影响，通常可以采用如下方法： 1 ) 在整个电路中都采用差动电路，以 x 国防科学技术大学研究生院学位论文 第三章全数宇高频时钟产生电路 从上文的推导中我们可以看出，高频时钟产生电路理论是非常简洁的，也并不复杂。 然而，设计一款高性能的高频时钟产生电路却是业界公认的难题。这是因为在设计实现过 程中会有诸多的非理想性和不稳定因素限制了高频时钟产生电路的性能。本章将主要探讨 高频时钟产生电路稳定性所面临的挑战以及本课题提出的解决策略。 随着集成电路技术的快速发展，低功耗、高稳定性和可重用性已经受到越来越多的关 注。但是根据上文所介绍的情况，传统的p l l 电路和d l l 电路中都不可避免的使用到了大 量的模拟器件，如电阻和电容等。模拟器件的存不但增加了设计过程的难度，同时也降低 了电路的可重用性。 在模拟电路的设计过程中，每一个阶段都需要大量的模拟验证，同时，模拟电路的设 计也需要大量的经验和技巧，这就对设计者提出了很高的要求。当需要对电路进行重用和 改进时，必须要有经验丰富的工程师对整个电路进行重新设计、模拟和验证。这一过程不 仅需要大量的人力和物力，更重要的是需要很长的设计周期。而且，对已有的模拟电路进 行改进往往比重新设计新的电路更加困难。因此，传统的p l l 电路和观l 电路基本上无可 重用性可言。 在这样一个发展趋势下，人们开始对全数字高频时钟产生电路投入了大量的研究。这 种电路使用数字器件取代了p l l 电路和d l l 电路中的模拟器件，用数字的方式对p l l 电路 的振荡器和d l l 电路的延迟线部分进行控制，进而简化了模拟电路设计的繁琐过程。 目前的全数字高频时钟产生电路主要是在p l l 电路和d l l 电路的基础上进行相应改进 而实现的。 3 1 基于p l l 的全数字高频时钟产生电路 图3 一l 是一种典型的全数字锁相环的结构图。 第2 0 页 国防科学技术大学研究生院学位论文 图3 一l 全数字锁相环的结构图 全数字锁相环有四个松耦合工作模式：频率获取、相位获取、频率锁定保持以及相位 锁定保持，整个锁相过程分为单独的频率过程以及相位过程，从而降低锁相的耦合度，加 快整个锁相过程实现。 图3 1 中。d c o 控制寄存器内有一个表示权的1 6 位二进制控制字它控制d c o 振荡的频率， 增加和减少控制字的内容可以调节d c o 振荡的频率以及相位，图3 一l 中加法器以及减法器完 成更新d c 0 控制字的工作。与此同时，在保持电路中也有一个寄存器以及加法器，当锁相 环路处于频率保持状态时，它负责更新d c o 控制字。频率增益寄存器以及相位增益寄存器 通过加法或者减法多路开关为加法器以及减法器提供操作数。频率增益寄存器同时为保持 电路提供数据。控制模块控制所有的子模块运行不同的工作模式。 整个锁相过程是从频率获取开始的，预先设计好的算法对d c o 进行一次扫频检验以确保 其输出频率( 一般来讲经过分频以后的) 与参考频率相匹配。该算法同时还可以对建立在 相位比较器基础上的d c 0 控制字做加法运算，保持在频率增益寄存器中的数值决定增加的 幅度。在频率获取过程的最后，d c o 把定义了基频信息的控制字送到保持器中保存，接着 相位获取过程开始，开始时环路不断的增加或者减少d c o 控制字，直到鉴相电路检测到一 个参考时钟相对于内部输出时钟的相位极性的变化。保存在相位增益寄存器中的值规定了 在相位获取过程中对d c 0 控制字改交的大小，这一点与在频率保持模式以及在相位保挣模 式相似。当鉴相器检测到一个相位极性变化以后，整个相位获取过程结束。当整个相位锁 定过程结束以后，保持器把里面保存的代表基频信息的控制字传回到d c 0 的控制寄存器中。 在整个锁定过程结束以后，全数字环路同时启动相位以及频率保持模式。在相位保持 模式，除非相差的极性与上一周期发生了变化，否则全数字环路将会在每个周期内参照鉴 相器的输出不断增加或者减少d c o 的控制字。当相差极性发生变化以后，保持器把其保存 第2 l 页 国防科学技术大学研究生院学位论文 的基频控制字传送给d c o 控制寄存器以保持基频振荡。与此同时，在必要的情况下数字环 路还可以不断改变对d c o 控制字变化的幅度，以达到产生过阻尼或者欠阻尼的效果。 在频率保持模式，同样设计了一个算法来增加或者减少保持器的值以达到改变基频的 效果。这个方法可以有效的克服因为温度或者电压等因素的变化而导致的频率漂移。同样， 相位增益寄存器规定了对保持在保持器中数据增加的幅度。 d c o 是整个全数字锁相环的关键部件，也是全数字环区别于模拟环路最主要的地方。全 数字环路通过改变d c o 控制寄存器的值来达到改变频率以及相位的结果。对d c o 控制寄存器 改变的幅度决定了增益的大小。同时它的变化反过来也决定d c o 频率的相对变化。还有频 率增益寄存器及相位增益寄存器，它们的结构与d c o 控制寄存器的结构类似。任一个寄存 器中的值决定了它所对应增益的大小。 同时需要强调的是，d c 0 的调节精度直接决定了输出信号的稳定性。d c o 的调节精度越 高，输出高频时钟信号越稳定。而有关提高d c o 调节精度的设计技术正是目前国际上很多 学者研究的重点。 3 2 基于d l l 的全数字高频时钟产生电路 基于d l l 的全数字高频时钟产生电路结构框图如图3 2 所示。 c l k 一 图3 2 全数字高频时钟产生电路的 x 国防科学技术大学研究生院学位论文 2 0 l0 9 | h 0 w 0 图3 3 稳定性随i s k v c o 减小雨下降 j o ) jl 。厂 、八1 庙g ) 一 a 烈玉o 图3 4p l l 的根轨迹图 输入 输出 图3 5 增加c 2 减小纹波 随着r p 增加，锁相环更加稳定。事实上，当肆变得很大时，稳定性反而下降。在第二 章的推导中没有预示这种影响，这是因为我们把离散时间系统理想化为连续时间环路系统 第2 4 页 国防科学技术大学研究生院学位论文 了。当r p 变得很大时，系统的非理想性极大的降低了系统的稳定性，因此c p p l l 必须借助 于仿真来决定其稳定范围。 与p l l 相比，d l l 有两个突出的优点： 1 ) 对于压控振荡器( v c 0 ) ，它的输出频率和输入控制电压成正比，它的传输函数包含一 个极点：h ( s ) = k ，s 。对于压控延迟线( v c d l ) ，它的输出相位和输入控制电压成正比，它的 传输函数是个常数：h ( s ) = k 。所以，对于一阶的低通滤波器，基于压控延迟线的锁相环的 系统传输函数为一阶方程。这相对于二阶系统，关于增益、带宽和稳定性的考虑将更加容 易。 2 ) 更小的相位抖动。相位抖动是锁相环一个很重要的指标，电路的噪声是引起这种抖 动的原因之一。输入压控振荡器的噪声会通过本身再生而输出，而输入压控延迟线的噪声 会通过延迟线消失，因而相位抖动会锝到改善。如图3 6 所示，图3 6 ( a ) 所示的是p 乙l 的 抖动累积效应，由图可见，它的抖动将通过环路不断累积，并传递到下一周期中。图3 6 ( b ) 所示的是压控延迟线的抖动情况。它的抖动不但可以在本周期内的不同延迟级之间互相抵 消，而且不会传递到下一周期，没有抖动累积效应。 所以，相比之下d l l 比p l l 有更好的稳定性。 场 ( a ) p l l 的抖动累积 ( b ) d l l 的抖动抵消 图3 6p l l 的抖动累积与d l l 的抖动抵消 场 第2 5 页 国防科学技术大学研究生院学位论文 输入 输出 图4 2 使用可控电容实现可控延迟单元的基本结构 图4 3 所示的是一个使用可控电流源实现可控延迟单元的基本结构。由图可见，其基 本结构是两个串接的反相器。其中反相器一( 由m 4 和m 5 组成) 的充放电电流分别由管m 6 和管m 3 控制，进而此延迟单元的延迟量也就受m 6 和m 3 控制。m 3 管和m 6 管的充放电电流 由其栅电压控制。m l 管和m 2 管构成镜像电流源，可以控制m 6 管的栅电压。 饧 输出 图4 3 使用可控电流源实现可控延迟单元的基本结构 以上两种实现方法都需要一个模拟量( 控制电压u 。) 来控制延迟单元的延迟量。在 某些情况下，需要使用数字量来控制可控延迟单元的延迟。对图4 3 所示的结构进行改进 即可得到很多种数控延迟单元。图4 4 所示的是其中一种数控延迟单元结构。在m 1 管和 m 2 管的源端分别连接着一组n m o s 管和p m 0 s 管。每一组控制向量都对应着一种晶体管( m 。 m ，。) 的组合，不同的晶体管( m n 。，地，m p 。) 组合方式对应着不同的 延迟量。 第2 7 页 国防科学技术大学研究生院学位论文 “ ，i，。输入串 2i2l2 ! i l j 州争i _ 图4 4 种基本的数控延迟单元结构 4 2 数控延迟单元的设计方法与性能分析 辅出 图4 5 所示可以视为图4 4 所示电路结构的简化。采用图4 5 所示的电路结构足以说 明可控电阻结构数控延迟单元的电路特点。对它的分析可以类推到其它可控电阻结构数控 延迟单元的电路中。 a 输出 图4 5 简化的数控延迟单元结构 从图4 5 中可以看到，反相器一( 由管m l 和管m 2 构成) 的传输延时受到m 。和乩。的 开关状态的控制。在这里，地。和m 。被当作等效电阻使用。当给出和地不同的开关状态 组合时，就可以得到从输入到输出的不同传输延时。图4 6 给出了改变和m n 。的组合状 态所带来的延时量改变的示意图。在这里为了使电路正常工作，m 。和峨。中至少有一个是 导通的，所以我们可以得到三种不同的延时量。由于m 。和m n 的w l 不同，所以当它们各 自导通时电路的传输延时是不同的。 国防科学技术大学研究生院学位论文 言 e 珏 时 淘道长度( m i c n ) 图4 7 沟道长度对延迟量的影响 为了增加数控延迟单元的调节范围，常常需要对图4 5 所示的结果进行改进。图4 8 是一种常用的改进结构。 一 输入d 0 输一 八| 皇l l1 输出 刁 1 e m 一。l l ! f 井。l 警 ) n m o s 阵列 豳4 8 增大调节范围的数控延迟单元 图4 8 所示的结构使用一个n m o s 阵列代替了图4 5 中的管和管地：。通过控制阵列 中n m o s 管的不同导通组合，可以改变延迟单元的延迟时间。 图4 5 和图4 8 所示的电路结构简单，便于模拟。但是它们有一个相同的缺点：各自 可控m 0 s 的w l 难以确定，必须通过大量的版图级电路模拟才可以得出延迟单元具体的延 迟值。对m o s 管的任何改动都需要伴随大量的模拟过程，设计过程复杂。更重要的是，单 元的延迟量是不可预估的，很难预计在某一尺寸时，延迟单元延迟量的具体值或者具体范 围，这就使得设计过程比较盲目。 在4 3 小节本文将提出一种新的数控延迟单元结构，该结构可以很好的解决这一问题， 第3 0 页 国防科学技术大学研究生院学位论文 饧 辅出 图4 11 简化的延迟单元结构 假设在电平翻转时，所有晶体管都工作在饱和状态( 在深亚微米工艺下，这种假设是 合理的) ，那么，根据晶体管的电压一电流关系可以推导出如下关系： 忙墨硪唼+ 2 p 兹岫 ( 4 2 ) 具中， = 屹+ 去一| ； 局= 屯嘶。2 厶c 。； = q ( k 丑) ； 墨= 警( ) 这一分析结果过于复杂，在实际进行电路设计时没办法用来选择晶体管的尺寸。为了 简化设计过程，可以用下述经验关系式代替以上的理论推导结果： a 铲万葛 h 。3 = k + 4 7 ( 4 4 ) ，= ，0 + ；+ ， i + 厶孑+ j 。i( 4 5 ) 常数a 和v - 由反相器组和电流镜中晶体管的尺寸共同决定。常数a ：和v 2 由控制单元和 电流镜中晶体管的尺寸共同决定i t 是控制单元中各个p 管导通时所提供的电流。当确定 了反相器组和电流镜的晶体管尺寸后，可用模拟的方法求它们的值。式( 4 3 ) 至式( 4 5 ) ! 的查知量可通过模拟五组输入向量( a b c d = 1 1 1 l ，0 1 1 1 ，l o l l ，l 1 0 1 ，1 1 1 0 ) 得出。表 i 国防科学技术大学研究生院学位论文 4 1 给出了这五组输入向量的模拟结果。由这些模拟结果可以得出式( 4 3 ) 至式( 4 5 ) 中常数的值，进而可以算出任何一组输入向量所对应的延迟值。 表4 1 五组输入向量的模拟结果 ”畦巧玎k 参数值 l l l ll l l ol l o l1 0 l l0 1 1 1 i ， 2 3 u a i 5 u a 1 2 1 0 u a i3 1 9 u a i43 9 u a j5 0 9 p s v 爿03 7 0 3 笛 甜t 7 2 3 4 4 5 m v 以4 1 6 4 m v 根据这种计算方法，如果控制向量有8 位，那么延迟单元将有2 5 6 种延迟情况。我们 只需要对其中9 个控制进行模拟，就可以求出所有未知常数值，进而求出任何一组输入向 量所对应的延迟值，这将大大简化设计与计算的复杂度。 为了验证式( 4 3 ) 至式( 4 5 ) 的正确性，对图4 一l l 简化的延迟单元结构电路进行进 一步的模拟。图4 1 2 所示的是理论分析式、经验关系式以及模拟结果的比较，从图中可 以看出，当v 。 0 6 5 v 时，经验结果是可信的；当u o 6 5 v 时，误差会比较大。这是因为 经验关系式成立的前提是各晶体管都工作在饱和区，当v 1 2 v ，“4 5 几 潞埔 2 ) 确定管p 1 的尺寸 管p 1 的w 几越大，则输出端b i 的充电时间越快。但是由于管p 1 2 、p 1 、p 0 和p 3 是并联关系，所以随着它们尺寸的增大，其漏端寄生电容也越大，反而减慢了充电 和放电速度。当它们尺寸取的过大时，还可能导致输出端b i 放电不充分，引起逻 辑混乱。图5 1 l 给出了管p 1 取不同尺寸时，输出端b i 的充放电曲线，可见管p 1 取1 u m o 1 8 u m 是比较合适的。 z ；、 j”一 ， 7 l 、 4，l = ，o ，1 8 f l fjt ， - ，l = 2 al l b j ， ， j f 、 ， nl ：l ，o 1 8 f ： 正 x 、 ! 叮 w ，j 、 、_ 、， 一 图5 一1 1 管p l 取不同尺寸时输出端b i 的充放电曲线 3 ) 根据1 ) 和2 ) 的结果，可选得管n l 的尺寸。这里需要强调的是，管n 1 也不能取 得太小，否则输出端的放电会不充分，产生逻辑混乱。其尺寸应选在刚好满足条件 1 ) 即可。 第4 3 页 国防科学技术大学研究生院学位论文 模块c 的电路结构如图5 1 2 所示，其设计过程如下： 图5 一1 2 模块c 的电路结构 1 ) 选取管n 1 2 5 、n 1 2 6 、n 1 2 7 、n 1 2 8 、n 1 2 9 和管p 2 、p 8 4 、p 8 5 、p 8 6 、p 8 7 的尺寸 这两组晶体管起到充放电开关的作用，没必要设计的太大。但是因为此处充放电都 是在一个短脉冲的时间内完成，所以它们的w l 选得太小同样会影响x 和y 点的充 放电时间及其电平值。n m o s 管n 1 2 5 、n 1 2 6 、n 1 2 7 、n 1 2 8 、n 1 2 9 的w l 取o 6 u m 0 1 8 u m 时和取l u m o 1 8 u m 时所得到的结果相差不多。当它们的尺寸选取的过大时，由于 寄生电容的影响，反而会带来负面影响。图5 1 3 列出了当n m 0 s 取不