（微电子学与固体电子学专业论文）时钟偏差对时钟树性能影响及其优化技术研究.pdf

摘要 摘要 随着集成电路最小特征尺寸不断地缩小，同步电路的时钟树设计已经成为集成电路设计中 最关键的步骤之一。尽管研究表明时钟偏差可以提高电路的性能和稳定性，但当前的时钟树设 计工具仍然以零时钟偏差为目标。如何有效地利用时钟偏差实现高性能的设计，是工程实践中 一个亟待解决的重要课题。 本文基于实验室现有的a s t r o + p r i m e t i m e 时钟树综合方案，根据时钟偏差局域性特点，提 出时序裕量均分的算法( t s s a ) 。并且成功将其嵌入到标准设计流程中，提高了电路的性能和 稳定性。主要研究工作包括： 1 对a s t r o 中不同偏差约束的时钟树性能进行研究。选取学术界经典的基准电路i s c a s 8 9 和自主研发的i p 核作为研究用例，在程序运行时间和时钟树性能方面进行比较研究。研究表明 以零偏差时钟树为初始架构，再进行时钟偏差优化是目前可行的设计方案。 2 根据时钟偏差局域性特点，提出时序裕量均分的优化算法( t s s a ) 。算法将电路抽象成约 束图g ( v ，e ) ，节点集合v 对应电路中的触发器，有向边e 代表连接两节点的组合逻辑路径。 通过t s s a 将关键路径及其前后级的时序裕量进行均分，从整体上提高电路的性能和稳定性。 3 使用t c l 语言实现t s s a ，并将其嵌入到标准设计流程中。在p r i m e t i m e 中进行静态时 序分析及关键时序路径局域性参数的提取。通过脚本衔接偏差优化前后的设计步骤，简化了设 计流程，提高了设计效率。 与其他时钟偏差优化算法相比，t s s a 充分利用当前成熟的零偏差时钟树综合工具，对时钟 偏差只进行局部的调整。同基于零偏差的初始时钟树相比，t s s a 优化的结果显示：电路性能最 高提升9 1 ，时序成品率最大增幅为9 3 。 关键词：时钟树综合，时钟偏差，偏差优化，时序分析，稳定性 a b s t r a c t w 油t h em i n i n 3 u l nf e a t u r es i z eo ft h ei c ( i n t e g r a t e dc i r c u i os c a l e dd o w n , t h ed e s i g no fc l o c ks i g n a l d i s t r i b u t i o no fs y n c h r o n o u sd i g i t a lc i r c u i th a sb e c o m eo n eo ft h em o s tc i r i t i c a ls t e p si ni cd e s i g nf l o w a l t h o u g h i ti sp r o v e dt h a tc l o c ks k e wc a ni m p r o v et h ec i r c u i tp e r f o r m a n c ea n dr e l i a b i l i t y , t h eo b j e c t i v eo fc l o c kn 。e e s y n t h e s i st o o l sa v a i l a ：b l ei sz e r oc l o c ks k e w i ti sa nu r g e n tp r o j e c to nh o wt om a k ef u l lu s eo fc l o c ks k e wt o a c h i e v eh i g h - p e r f o r m a n c ed e s i g ni ne n g i n e e r i n gp r a c t i c e a tt h ef o u n d a t i o no f a s t r o + p tc t st o o l sa v a i l a b l e ，t h et i m i n gs l a c ks h a r e da 垮o f i t h m ( t s s a ) i s o p o s e d b a s e do nt h ec l o c ks k e wl o c a l i z e dt h e o r y , w h i c hi si n c o r p o r a t e di n t ot h es t a n d a r dd e s i g nf l o wt oe 1 1 h a n c et h e c i r c u i tp e r f o r m a n c ea n dr e l i a b i l i t y n em a i nr e s e a r c hc o n t e n t sa r es t a t e da sf o l l o w s ： 1 t h er e s e a r c ho fc l o c k 缸p e r f o r m a n c eb a s e do nd i f f e r e n ts k e wt y p e si sc o n d u c t e di na s t r o 田地 c l a s s i c a lc i r c u i t si s c a $ 8 9a n ds e v e r a li p sa r ec h o s e n 邪r e s e a r c hb e n c h m a r k s a r e rc o m p a r i n g t i m e - c o n s u m p t i o ni np r o g r a m - r u n n i n ga n dt h ep e r f o r m a n c eo ft h o s ed e s i g n s ，t h er e s e a r c hs h o w st h a tt h e m e t h o d o l o g y ，w h i c ho p t i m i z e st h ei n i t i a lt o p o l o g yo fz e r os k e wc l o c kt r e ew i t hc l o c ks k e w ，i sf e a s i b l ea n d p r a c t i c a l 2 t s s ai sp r o p o s e do nt h eb a s i so ft h ec l o c ks k e wl o c a l i z e dt h e o r y t h ea l g o r i t h mm o d e l st h es e q u e n t i a l c i r c u i ta sg r a p hg e ) ，w h e r et h es e to f v e r t i c e svc o r r e s p o n d st ot h er e g i s t a sa n dep r e s e n t st h es e to f e d g e s a f t e rt h ec r i t i c a lt i m i n gp a t ha n di t ss u r r o u n d i n gp a t h s s l a c k sa r es h a r e d , t h eo v e r a l lp e r f o r m a n c ea n dr e l i a b i l i t y o fc i r c u i ta r ee n h a n c e dt h r o u g ht s s a 3 t s s ah a sb e e ni m p l e m e n t e di nt c l ，w h i c hi si n c o r p o r a t e di n t ot h es t a n d a r dd e s i g nf l o wt h es t a t i ct i m i n g a n a l y z i n g ( s t a ) i se x e c u t e da n dt h et i m i n g p a r a m e t e r sa r ee x t r a c t e db yp r i m e t i m et 0 0 1 t h ec o n t e x t u a ld e s i g n s t e p so ft s s aa r ec o n n e c t e db yt c ls c r i p t s ，w h i c hc a ns i m p l i f yt h ed e s i g nf l o wa n de n h a n c ed e s i g ne f f i c i e n c y t s s am a k e sf u l lu s eo ft h ez e r os k e wc t st o o l sa v a i l a b l ea n da d j u s t sc l o c ks k e wi nl o c a la r e a c o m p a r e d t ot h ei n i t i a lz e r os k e wc l o c kt r e e ，t h ee x p e r i m e n tr e s u l t ss h o wt h a tt h ei m p r o v e m e n to fc i r c u i tp e r f o r m a n c ei s u pt 09 1 a n dt h ee n h a n c e m e n to f t i m i n gy i e l di su p t o9 3 k e y w o r d s ：c l o c kt r e es y n t h e s i s ；c l o c ks k e w ；s k e wo p t i m i z a t i o n ；t i m i n ga n a l y s i s ；r e l i a b i l i t y 东南大学学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽 我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研 究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工 作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。 研究生签名：型址日期：3 边雩世 东南大学学位论文使用授权声明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件 和电子文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸质论文 的内容相一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可以公布( 包括以电子 信息形式刊登) 论文的全部内容或中、英文摘要等部分内容。论文的公布( 包括以电子信息形 式刊登) 授权东南大学研究生院办理。 研究：强导：警纭 第一章绪论 1 1 研究背景 第一章绪论 在超大规模集成电路设计( v l s i ) 中，时钟信号( c l o c ks i g n a l ) 网络分布的设计是一项非常重 要的工作【l 】。时钟信号直接影响电路的同步动作，因此在很大程度上影响了电路的性能 ( p e r f o r m a n c e ) 或稳定性( r e l i a b i l i t y ) 。与其它控制信号相比，作为芯片内部同步电路( s y n c h r o n o u s c i r c u i t ) 数据传输时间参考点( t i m er e f e r e n c e ) 的时钟信号，通常具有最大的扇出( f a n o u t ) 、最长 的布线距离和最高的翻转率等特性。同时随着制造工艺技术的进步，在进入深亚微米工艺后， 集成电路设计已经进入系统芯片( s y s t e mo nc h i p ) 开发阶段，因此时钟分布网络的设计难度更 大，重要性更加突出。 目前，时钟分布网络的设计主要采用时钟缓冲器树的结构。由于时钟信号要传输到寄存器 的时钟输入端，当电路设计中寄存器的数量很大时，不可能直接由时钟信号驱动。直接由时钟 信号驱动寄存器时钟端也会造成布线过长，因此采用时钟分布网络的方式，目前大部份采用时 钟缓冲器树的架构：如图1 1 所示，在时钟信号起点( c l o c ks o u r c e ) ，以及时钟信号所要驱动的 所有寄存器之间，加入若干的缓冲器形成树状架构。在时钟信号起点与被驱动的寄存器时钟路 径( c l o c k p a t h ) 间，加入缓冲器形成时钟树架构的做法，主要优点是可以保持时钟信号波形的质 量，有较短的信号转移时间( t r a n s i t i o nt i m e ) ，其次则是可以减小连线寄生电阻( i n t e r c o n n e c t r e s i s t a n c e ) 的影响。 图1 1 时钟缓冲器树结构 在目前的集成电路设计流程( d e s i g nf l o w ) 中，大多是使时钟信号尽可能同时到达各个寄存 器时钟端( 时钟树的终点) ，以免影响电路的同步动作。倘若任意两个寄存器之间的时钟信号到达 的时间不同，便产生了所谓的时钟偏差( c l o c ks k e w ) 。在时钟树综合阶段，当前的e d a 工具都 是以尽量缩小时钟偏差为目的，尽量减小时钟偏差对电路性能的影响。然而即使能完全避免时 钟偏差( h p 零时钟偏差) ，时钟周期的最小值仍将受限于电路中时序相邻( s e q u e n t i a l l ya d j a c e n t ) 的两个寄存器间数据信号传输延时的最大值【2 1 。在深微米设计阶段，系统芯片的设计面临越 来越高的设计复杂度和越来越快的工作频率，时钟信号的同步性越来越成为限制电路性能及稳 定性的主要因素之一。 研究表明时序相邻寄存器彼此之间的时钟偏差仅对彼此有影响，即时钟偏差具有局域性 ( 1 0 c a l i z e d ) 的特点。如果能有效利用相邻寄存器间的时钟偏差，将可以提升电路的速度及稳定性， 达到高性能设计( h i g hp e r f o r m a n c ed e s i g n ) 的目标【3 墙】。目前e d a 工具虽然很好的支持基于全局 偏差( g l o b a ls k e w ) 约束的零偏差时钟树综合，但是对基于局部偏差( 1 0 c a ls k e w ) 和有用偏差 ( u s e f u ls k e w ) 约束的设计能力尚显不足。因此，如何在工程实践中有效地利用时钟偏差变得 越来越迫切。本文基于实验室现有的a s t r o 9 + p r i m e t i m e 1 0 】时钟树综合方案，选取学术界经典的 l 东南大学硕士学位论文 i s c a s 8 9 t 1 1 】基准电路和实验室开发的i p 核为实验用例，在比较了a s t r o 中基于不同偏差约束下 的时钟树综合性能后，提出可利用时钟偏差提高设计性能及稳定性的方法及流程，以满足深亚 微米系统芯片设计的需求。 1 2 研究目的和意义 在深亚微米工艺中系统芯片的设计面临更高的设计复杂度、更快的工作频率和更低的工作 电压，设计规格也变得越来越严格。实际上利用时钟偏差构建时钟树，并不会比零偏差的时钟 树对工艺变化( p r o c e s sv a r i a t i o n ) 更敏感，通过适当的时钟偏差优化还可以提高电路对工艺参数 变化的容忍度【_ 7 1 。零时钟偏差是一种让时钟信号同时到达所有寄存器的设计方法，仍然要计算 时钟起点到各个寄存器的时钟路径延时的时间。工艺的变化使得对该时间的预估是不准确的， 因此零时钟偏差本身是不能真正实现的。时钟偏差实际上也是一个可以利用的设计资源，但目 前的e d a 工具将其视为一个负面的因素而未有效利用。如果能有效利用时钟偏差来建构时钟 树，将有助于改善电路的性能和稳定性。 在提高电路性能方面：正的时钟偏差( p o s i t i v ec l o c ks k e w ) 相当于减小了逻辑路径的时间延 时。因此利用时钟偏差对时钟信号到达各个寄存器的时间进行调整，时钟周期的最小值将可能 小于电路中所有相邻寄存器间信号延时的最大值，从而提高了电路的性能。 在增加电路稳定性方面：众所周知，时序分析时采用裕量( s l a c k ) 的概念来衡量某条时序 路径距离发生时序违规的安全边界( m a r g i n ) 。负的时钟偏差( n e g a t i v ec l o c ks k e w ) 可以提高保 持时间裕量( h o l ds l a c k ) ，从而提高了电路的稳定性。同时令乃。为电路实际运行的时钟周期， 但由于工艺的变化使得电路实际时钟周期的最小值为死c t u a l ，死e t u a l 必须小于瓦口。才能合乎设计 要求。令乃姗和死咖甜的差值为几由于工艺参数变化等因素，丁变的越大，越有助于确保 电路运行的正确引。 1 3 相关研究内容 与时钟偏差有关的时钟树综合研究主要可分成两个部份，一是缩小时钟偏差的时钟树综合， 二是利用时钟偏差的时钟树综合。 在缩小时钟偏差方面，将时钟偏差视为负面因素，因此主要的目的是零时钟偏差( z e r o s k e w ) 、限制时钟偏差( b o u n d e ds k e w ) 的时钟树综合。h t r e e 的结构是最早有关时钟树自动化的 研究【l3 1 。虽然其确实可降低时钟偏差，但却有两项限制：一是要求所有时钟树的终点( s i n k s ) 电 容值相同；二是所有时钟树的终点都要以对称的方式摆置。实际上这两个限制条件并不符合真 实的时钟树设计。而m m m ( m e t h o do fm e a n sa n dm e d i a n s ) 算法则是以递归方式分布时钟树的终 点【l4 1 ，并平衡连线长度来降低时钟偏差。t s a y 则是利用递归的方式连结时钟偏差的子树 ( s u b t r e e ) 引，而延迟的估算是采用e l m o r ed e l a ym o d e l ，其最大的缺点是会产生较长的连线长度。 有研究者【l 扣h j 提出的d m e ( d e f e r r e d m e r g e e m b e d d i n g ) 算法，可分成两个阶段。第一阶段是用由 下而上( b o t t o m u p ) 的方式递归求出所有子树树根可以摆置位置的轨迹；而第二阶段则是采用由 上而下( t o p d o w n ) 的方式找出所有时钟树中间节点的位置。j o h 和m p e d r a m 【1 9 】贝u 是以此算法 为基础来研究门控制时钟( g a t e dc l o c k ) 布线的问题。 在利用时钟偏差方面，j p f i s h b u r n 最早探讨时钟偏差优化的问题。他主要用线性规划( 1 i n e a r p r o g r a m m i n g ) 的方法进行时钟偏差优化，使得时钟周期不再受限于电路中的逻辑电路 ( c o m b i n a t i o nc i r c u i t ) 的延时。r a a d e r 和e gr i e d m a n 等人【2 0 】同样采用线性规划的方法进行时 钟偏差规划，使得电路的稳定性增加。e m a l a v a s i 和s z a n e l l a 等人【2 1 】也提出了利用时钟偏差去 增加电路稳定性的思路和方法。r b d e o k a r 和s s a p a t n e k a r 等人。提出了采用图论的模型去进 行时钟偏差的优化，通过二元搜寻( b i n a r ys e a r c h ) 的方式去找到最小的时钟周期。a t a k a h a s h i 和 2 第一章绪论 y k a j i t a n i t 2 2 】将问题表示成方向权重图( d i r e c t e dw e i g h tg r a p h ) ，提出一个多项式时间( p o l y n o m i a l t i m e ) 的算法进行时钟偏差排序来获得最小时钟周期。同时此论文也验证了时钟偏差排序还可以 提高电路的稳定性和增加时钟分布网络对工艺参数变化的容忍度。以上的研究者多在探讨模型 与算法，而j l n e v e s 和e gf r i e d m a n 则是在探讨非零时钟偏差的时钟树拓扑( t o p o l o g y ) 设计。 时钟树的时钟延迟由单位延迟( d e l a y u n i t ) 计算得到，主要的方法是先计算出时钟树上各个点的时 钟延迟，即求出时钟树上所需加入的单位延迟数目，然后再加入单位延迟可以减少各个时钟路 径的延时。 v e l e n i s 2 3 】以一个真实的电路设计进行零时钟偏差与非零时钟偏差的比较，以i n t e l 的 i t a n i u m 微处理器的一个f u b ( f u n c t i o nu n i tb l o c k ) 模块为实验用例。实验结果证明了利用时钟 偏差可以改善电路性能。n e v e s 和f r i e d m a n 提出的时钟偏差排序概念及时钟树设计方法，与零 偏差的时钟树设计方法相比可以将电路性能提高1 8 t 2 4 1 。但是此f u b 是一个较小的设计，寄 存器仅有5 个。 目前，业内对时钟偏差优化的算法的研究已经有了丰富的成果，但由于很多因素的限制， 商业化的e d a 工具还不成熟。主要因为工艺参数的变化造成延时的不确定性，使得时钟树综合 工具无法准确控制时钟信号的传播延时。其次因为时钟偏差优化所需耗时较长，尤其为它生成 输入数据的时序分析步骤迭代次数较多，无形中增加了产品的研发周期。最后上述方法难与目 前的集成电路设计流程进行整合。因此本文提出基于时钟偏差区域性的时序裕量均分优化算法 ( t s s a ) ，结合现有时钟树设计自动化工具，嵌入目前的集成电路设计流程，有效地提高了电 路的性能及稳定性。 1 4 论文的结构 本文课题研究的主要内容是对基于不同时钟偏差约束下的时钟树性能比较后，根据时钟偏 差局域性特点，提出时序裕量均分的优化算法。并结合工程实践，在主流的设计流程中嵌入此 算法。本文选取学术界经典的i s c a s 8 9 和实验室自主研发的i p 核作为测试电路，探讨时钟偏差 对时钟树性能影响及优化技术。本文分五章： 第一章为绪论，介绍了时钟偏差优化的研究背景，研究目的意义及当前已有的研究成果。 第二章研究工程中时钟偏差对时钟树综合性能的影响。对时钟偏差和时钟树综合流程进行 了讨论，对基于不同时钟偏差约束下的时钟树综合结果进行比较分析。 第三章提出了一种基于时钟偏差局域性的时序裕量均分的优化算法( t s s a ) 。在介绍时钟 偏差局域性基本特点的基础上，提出了可以应用在工程实际的时序裕量均分的优化算法，最后 介绍了时钟偏差局域性优化的流程。此章是本文重点。 第四章是实验结果与分析。对实验用例进行研究，将时序裕量均分的优化算法有效地应用 到实际的物理设计流程中，给出实验结果。 第五章是总结和展望。在对全文进行总结后，讨论研究工作的不足之处，并对今后研究方 向提出了展望。 3 第二章时钟偏差对时钟树综合影响 第二章时钟偏差对时钟树综合影响 在同步时序电路中，数据一般被锁存在具有双稳态的寄存器中。当寄存器的时钟信号到来 时，数据信号开始离开当前寄存器向后传播，并且要在下一个时钟沿到来前到达下一级寄存器， 以保证数据能被正确锁存，图2 1 表示一个同步时序电路的基本结构。同步系统中的构成组件 可以分为以下三部分【2 5 】： 存储组件； 逻辑组件； 时钟电路和时钟分布网络。 图2 1 同步时序电路的构成 这三者之间的相互关系对于取得系统的高性能和高稳定性是十分关键的。一个时钟同步电 路由功能逻辑组件和寄存器组成，这些寄存器都是全局时钟控制的。对于任意两个寄存器( r i ， r i ) ，他们相互之间的关系存在以下两种可能性：一是从r i 的输出端只经过组合逻辑无法到达 r i 的输入端：另一是至少有一条组合逻辑的路径连接r j 的输出端和r i 的输入端。第一种情况下 同一个时钟周期内，r j 输出端信号的变化不会影响r i 输入端的信号，它们之间的时序是不相关 的。而第二种情况下，r i 输出端的信号会传播到r i 的输入端，即将r i 寄存的数据赋值给r i ，此 时( r i ，r i ) 被称为时序上相邻的寄存器对，它们之间的数据传输构成了局部的数据传输路径。 2 1 时钟偏差 2 1 1 时钟偏差定义 时钟偏差为时钟源到不同寄存器时钟端的时钟延时的差值。1 9 6 5 年，c o t t o n 描述了一种数 据竞争( d a t ar a c e ) 机制，解释了时钟偏差是如何导致同步系统出现功能错误的( h a z a r d s ) 旺6 ，他 将这两种错误命名为“零时钟”和“双时钟”。如今，这两种错误一般被称为“建立时间违规” ( s e t u pt i m ev i o l a t i o n ) 和“保持时间违规”( h o l d t i m ev i o l a t i o n ) ，二者合称为“时序违规”。为 避免这两种错误，对于任何一条时序路径，时钟偏差都要落在一定的范围内。 图2 - 2 是同步电路中数据传输中最基本的时序参数示意图。时钟信号c i 和c i 分别驱动时序 上相邻的寄存器对r i 和r ，时钟信号c i 和c i 都是源于同一个时钟源。我们将时钟信号c l o c k 从时钟源传播到第i 个寄存器r i 时钟端的传播延时记做；时钟信号c l o c k 从时钟源传播到第 j 个寄存器r j 时钟端的传播延时记做。当数据从r i 寄存器传播到r j 寄存器时，死，和作 为时间参考。时钟信号的传播延时砀和都是时钟源经过时钟网络传输到达各个寄存器的时 钟端。 4 东南大学硕士学位论文 图2 - 2 同步电路时序参数 假设已知下列时序电路的时序参数口7 j ： 寄存器的污染延时或称最小延时( 亿，口，甜) 和最大传播延时( 配，口) ； 寄存器的建立时间( z ) 和保持时间( 死甜) ； 组合逻辑的污染延时或称最小延时( t l o g i c , c d ) 和最大延时( t l o g 耙) ； 数据信号穿过互联线所需要的污染延时或称最小延时( 乃n t ) 和最大延时( 死村) ；, c d 时钟信号c i 和c i 的上升沿相对于全局参照时钟的位置( 分别为死f 和) 。 同步电路的数据传输必须满足二个限制：数据保持时间的限$ ! i ( h o l d t i m ec o n s t r a i n t s ) 和数据 准备时间的限制( s e t u pt i m ec o n s t r a i n t s ) 。否则会造成数据传输错误，使得电路达不到所要求的功 能。所谓的数据保持时间限制，就是在下一个时钟信号进入寄存器前，数据需保持稳定的时间。 以避免抓到下一个数据造成错误，寄存器的保持时间需满足公式( 2 1 ) ；公式( 2 2 ) 则是数据 准备时间的限制，主要是在时钟信号到来前数据所需准备的时间，避免抓到上一个数据。时序 电路的建立时间( s e t u pt i m e ) 和保持时间( h o l dt i m e ) 的约束如下： 瓦。日+ 乃 q ，耐+ 奴耐+ 甜+ 瓦 ( 2 1 ) 丁+ 弓 乏一 q + 瓦g 缸+ + k + 乙 ( 2 2 ) 在理想情况下，时钟到达各个寄存器的时钟延时( c l o c kl a t e n c y ) 相等。即和砀相等， 时钟偏差( 乃妇，盯) 为零。在这种情况下，时序约束条件可简化为公式( 2 3 ) 和公式( 2 4 ) ： 此时同步电路要求的最小的时钟周期r 仅取决于最坏情况的传播延时，同时通过组合逻辑电路 的最小传播延时必须大于寄存器的保持时间( t h 。搿) 。 死埘 q ，耐+ 缸，甜+ ，耐 ( 2 3 ) 丁 乏一 q + 五o g j c + 乙+ c 唧 ( 2 4 ) 如图2 3 所示，实际上时钟信号到达各个寄存器的时钟延时并不相等的。从时钟源点c l o c k 到达d f f x l 的时钟延时乃为0 3 6 n s ，到达d f f x 2 的时钟延时乃为0 2 8 n s ，它们之间的时钟偏 差乃h 们，为o 0 8 n s 。当时钟偏差不为零时，同步电路的约束条件式( 2 3 和式( 2 4 ) 将可能发 生违规，时钟偏差对电路的性能和稳定性将产生很大的影响，具体见第三章的讨论。 5 第二章时钟偏差对时钟树综合影响 图2 3 时钟偏差示意图( 延时单位：1 1 8 ) 图2 3 同时显示了时钟偏差产生的部分原因。从图中可以得出主要是连线参数的不同，即 w 1 ，w 2 和w 3 参数不同；时钟缓冲器的大小不同，如c l k b u f x l 2 ，c l k b u f x l 和c l k b u f x 2 本身延时不同；以及负载触发器不同，即d f f x l 和d f f x 2 不同。这些差异最终导致时钟延时 的不同。研究表明，引起时钟偏差的主要原因有以下几个方面【2 s 】： 从时钟源到各个寄存器的连线长度不周； 时钟路径连线的物理参数不同，例如连线电阻、电介常数、接触孔电阻和连线电容等； 时钟网络上插入的时钟缓冲器或倒相器的延迟不同； 时钟路径上器件参数的不同，例如m o s 晶体管的阈值电压、沟道迁移率等会影响器件 延时。 2 1 2 时钟偏差分类 时钟偏差可分全局时钟偏差( g l o b a ls k e w ) 、局部时钟偏差( 1 0 c a ls k e w ) 及有用时钟偏差 ( u s e f u ls k e w ) 三种类型。 1 ) 全局时钟偏差 图2 4 全局时钟偏差示意图 ( b ) 全局时钟偏差是同步时钟网络中时钟源点到由它驱动的任意寄存器间时钟延时的最大差 值。图2 4 给出了全局时钟偏差示意图，为简单起见，在图中一个时钟源信号驱动三个触发器。 6 东南大学硕士学位论文 它不考虑这些寄存器之间是否存在数据传输关系【2 9 1 。从时序分析上看，全局偏差没有意义，但 从分析时钟传播网络的角度上，时钟信号分布是全局性的，因此引入全局时钟偏差作为一个全 局性的时间参考是必要的。 图2 - 4 ( a ) 表示时钟缓冲器插入之前的时钟网络，图2 - 4 ( b ) 表示基于全局时钟偏差时钟 树综合后的时钟网络。在图2 4 ( b ) 三条时钟路径p 1 、p 2 和p 3 之间的时钟延时相差很小，为 o 0 1 n s 。此时的时钟树平衡不考虑寄存器f 2 和f 3 之间是否存在数据路径。 2 ) 局部时钟偏差 时钟信号到达两个时序相邻的寄存器时钟延时的不同，称作局部时钟偏差，记做瓦胁t ，如式 ( 2 5 ) 。给定两个时序上相邻的寄存器r i 和r j 及时钟延时如和砀，两个寄存器之间的局部时 钟偏差定义为【4 】： 砭州= 弓一毛 ( 2 5 ) 局部时钟偏差定义中要求两个寄存器是时序相邻的，即两个寄存器之间是构成一个数据通 路的。对于由同一个时钟源驱动但时序上不相邻的两个寄存器，从时序分析的角度上看，它们 之间的时钟偏差是没有意义的，此时时钟偏差不会对电路系统的性能及稳定性产生影响。 图2 5 是局部时钟偏差的示意图。图2 5 ( b ) 表示基于局部时钟偏差时钟树综合后的时钟 网络。触发器f l 与f 2 、f 3 没有任何数据传输关系，因此局部时钟偏差只计算数据路径p 2 和 p 3 的时钟延时，而忽略p l 。此时局部偏差值为0 n s 。由于触发器f l 和其它两个触发器没有任 何数据传输，所以只要求在一个周期之内将数据从它的d 端传输到q 端即可，而不必平衡p l 与其它路径的时钟延时。 0 图2 5 局部时钟偏差示意图 ( b ) 3 ) 有用时钟偏差 有用时钟偏差是为提高电路某一方面性能，故意增加时序相邻两寄存器间的时钟延时。严 格意思上来说，局部时钟偏差包含了有用时钟偏差。局部时钟偏差中对电路的影响是双向的， 其中对电路性能参数有提升的那些有益偏差，被称为有用时钟偏差。 限制电路系统性能的时序路径被称为关键时序路径。如图2 6 所示，图中f 2 同f 3 之间组 合逻辑电路的最大延时为6 n s ，而时钟周期t 为5 n s ，它限制了电路的性能，为关键路径。如果 是零时钟偏差，如图2 6 ( a ) 图所示，时钟到每个寄存器时钟端延时均为2 n s ，此电路的时钟周 期最小为6 n s 。如图2 6 ( b ) 所示，如果减少起点寄存器f 2 ( 1 a u n c hr e g i s t e r ) 时钟延时，使它 早于终点寄存器f 3 ( c a p t u r er e g i s t e r ) 时钟信号到达，那么电路最小周期为5 n s 。此时f 2 和f 3 之间的时钟偏差瓦妇w 2 3 为i n s ，f 1 和f 2 之间的时钟偏差如。j 2 为1 n s 。这样使得组合逻辑延时 7 第二章时钟偏差对时钟树综合影响 较大的路径拥有有益的时钟偏差，而组合逻辑延时较小的路径拥有有害的时钟偏差，结果使得 电路的整体性能得到提升。这样的时钟偏差是有用时钟偏差。 有用偏差不但可以提高电路的工作频率，减少关键路径的数量，还可以提高电路的稳定性 ( r e l i a b i l i t y ) ，减少峰值电流( p e a kc u r r e n t ) 及电路同时翻转的噪声( s w i t c h i n gn o i s e ) 等。本 文主要对电路性能及稳定性的提升进行研究。 2 ( 8 ) s l a c k = 0 r i b 2 2 时钟树综合 2 2 1 时钟树基本类型 ( b ) 图2 - 6 有用时钟偏差示例图 图2 7 多种时钟树结构【1 】 时钟树最早的一种拓扑结构是h 树结构。它适用于特殊情况的布线方式，要求所有的时钟 8 东南大学硕士学位论文 汇点以一种对称的形式排列。实际电路设计中大部分的电路都是不规则的，所以最常用的时钟 树结构是时钟缓冲器树结构。它采用一定的延时模型计算连线延时，使得传送时钟信号至子功 能块的互连线具有相同的延时。另外还有一种网格形状的时钟结构。如图2 7 所示，它包含了 h 树、缓冲器树和网格结构的复杂时钟树结构。 1 ) h 树结构 h 树结构的第一级时钟驱动器连接到第一级h 树的中心。如图2 8 所示，时钟信号从中心 送往h 树的四角，这四个时钟信号再作为下一级h 树的中心向四方角传播。依此类推。经过多 级逐渐减小的h 树，时钟信号到达各个寄存器的时钟端。这样每条时钟分支路径上的延迟都保 证是基本相同的，小的差异源于工艺的不均匀【3 0 1 。为避免信号变形，经过证明h 树上任一级别 连线阻抗必须是前一级阻抗的二倍【3 。通常采用缩小连线宽度的方法来实现，因此h 树的连线 宽度随着时钟传播路径是逐级缩小的。 图2 - 8h 树结构示意图【1 】 2 ) 缓冲器树结构 实际设计中的电路大都是不规则的，典型的时钟分布结构还是缓冲器树状分布结构【3 2 1 。如 果时钟源的连线电阻大小和缓冲器的输出电阻相近，就可以只使用一个时钟缓冲器来驱动整个 时钟树。这种方案比较适合整个时钟树结构都是金属分布的( 即时钟路径上没有时钟有源器件 所组成的组合逻辑等) ，连线的负载易于平衡。当只采用一个时钟缓冲器来驱动整个时钟网络时， 首要的问题是确保缓冲器能够提供足够的驱动电流。只要缓冲器的输出电阻远大于连线电阻， 输出电流足够大，就能获得良好的时钟波形，满足时序要求。但对于深亚微米超大规模集成电 路而言，缓冲器的输出电阻远大于连线电阻的条件很难满足，更为常用的方法是在时钟分布网 络中散布时钟缓冲器【j 引。 如图2 9 所示，这种结构虽然会增大芯片面积，但它能很好的控制时钟延迟和保证较精确 的时钟波形。这些缓冲器一方面作为中继组件，保证时钟信号在传播过程中不衰减；另一方面， 时钟缓冲器将时钟连线的阻抗切割开来，起到隔离时钟连线阻抗的作用。一个时钟缓冲器的树 状结构，时钟源和寄存器之间的缓冲器级别的多少取决于时钟汇点总的负载大小，包括寄存器 和连线负载。对于一个较为平衡的时钟树来说，时钟偏差主要来自缓冲器，因为与连线等无源 器件相比，缓冲器等有源器件更容易受工艺和环境参数的影响，延时特性发生波动。 一个缓冲器所能负载的缓冲器数目取决于自身所能提供的电流和所负载的连线和缓冲器电 容，最后一级缓冲器的负载是寄存器时钟端输入电容和连线电容。但在实际的情况下，时钟树 上各个时钟分支路径上由于连线阻抗和电容负载的不稳定，造成了时钟偏差的值难于控制。为 了提高系统性能和稳定性，需要进行时钟偏差的调整，也即针对不同的时钟路径，采用合理的 正时钟偏差或负时钟偏差值调整时序。 9 第二章时钟偏差对时钟树综合影响 图2 - 9 缓冲器树结构示例 时钟缓冲器树结构有利于控制整个芯片的时钟偏差以及减小时钟源到寄存器的时钟延迟。 这是因为时钟树上的阻抗被分割开了，各功能块内部的连线电阻相对于模块内缓冲器的输出电 阻要小的多，而模块之间的长时钟连线的负载很小，这样r c 常数减小了，时钟延时就明显减 小了。如果能对阻抗进行精确的估计，那么参数化的时钟缓冲器就能支持精确的时钟偏差调整。 1 6 珏置 y t 缸置 图2 1 0 网格结构示意图【2 7 】 3 ) 网格结构 如图2 1 0 所示，网格结构一般用在时钟网络的最后一级。它把时钟直接分布到时钟控制组 件的端口上。它的每一个格点上都可以获得时钟。网格结构的原理与时钟缓冲器树结构原理不 同。它们的主要差别在于网格结构的最后一级驱动器到每一个负载的延时并不匹配。但是只要 网格的尺寸尽量的小，那么它的绝对延时也就减小到最小，从而得到平衡的时钟树结构。 平面h 树结构给超大规模集成电路的设计方法和物理实现都带来了新的要求。具体来说， 对于h 树的时钟分布，时钟连线必须同时采用水平和垂直两个方向的布线。如果对于两层金属 的c m o s 工艺，这种曼哈顿结构就带来了布线上的困难，时钟连线不得不使用多个高阻值的通 孔。h 树结构和时钟缓冲器树结构相比，连线长度要长的多，因此电容也就要大的多，这样时 钟树功耗和时钟延迟就会很大。这就造成了高速电路系统中时钟偏差和时钟树延迟之间的合理 权衡的问题。 类似于h 树这样的对称结构虽然能很好的控制时钟偏差，但是与此同时也引入了很大时钟 1 0 东南大学硕士学位论文 延迟。选用对称结构的时钟分布时一定要考虑时钟延迟的影响。由于时钟偏差只影响到时序上 相邻的寄存器，因此对称结构带来的好处是有限的【3 3 1 。对于结构十分不规则的设计，实现h 树 这样的对称时钟分布非常困难。 网格结构的优点是允许在设计的后期进行时钟树的改动，因为在芯片上的各个点都很容易 得到时钟。但网格结构的“冗余”连线很多，它的功耗损失相对比较大1 2 7 。 结构不规则的设计最好采用时钟缓冲器的树状结构。它既能减小时钟延迟，也能利用有用 时钟偏差来优化系统性能，也易于消除不规则的版图结构对时钟带来的影响。因此非对称的时 钟缓冲器树状结构更为常用，但h 树的对称结构时钟分布在一些设计中也会用作局部的时钟分 布方案。 2 2 2 时钟树综合原理 时钟树综合也称为时钟网络分布，指时钟源和时钟所控制的寄存器时钟端之间的一系列的 组合逻辑。它的逻辑结构是逐级增大增多的时钟缓冲器和时钟倒相器组成的树状结构，因此被 形象的称为时钟树。时钟树综合就是根据设计和单元库的物理信息，在时钟路径上插入一个由 时钟缓冲器和倒相器组成的树状结构，使得时钟信号严格按照设计要求到达芯片寄存器的时钟 端口。也就是说时钟树综合把时钟信号从理想时钟转换为具有物理和电学特性的时钟信号。在 时钟树综合过程中，下面的几个原则是必须要始终坚持的p3 j ： 如果使用时钟倒相器做时钟信号驱动，一定要保证功能模块中的级数正确； 每个功能模块中时钟信号的最大上升下降跳变时间( t r a n s i t i o nt i m e ) 要明确和保证； 每个功能模块中的时钟偏差的最大值要明确和保证( 对零时钟偏差而言) 。 时钟树综合的参考因素除了时钟偏差外，还有跳变时间和时钟延迟等。一个高质量的时钟 树综合是使所有约束得到满足，但实际设计中各个因素之间总存在相互制约的关系。这使得时 钟树综合要权衡的考虑总体性能。时钟树综合的过程，就是把时钟树上的逻辑单元分布在芯片 上，并通过时钟连线将他们连接起来，完成时钟结构的物理版图实现。将时钟信号从时钟输入 端按照时序要求精确地传送到芯片上各个寄存器是非常困难的，而目前主流的商业工具在时钟 树综合时的主要任务就是消除时钟偏差，保证时钟信号同时到达各个功能单元。 时钟树综合在整个后端物理设计流程中位于布局之后，信号的总体布线之前。如图2 1 1 所 示，时钟树综合主要包含以下几个步骤：时钟树拓扑结构生成、实体的嵌入、缓冲器插入布局、 变线宽优化及新的网表生成等。拓扑生成和实体嵌入产生延时均衡的时钟树拓扑结构，缓冲器 布局及变线宽优化主要作为后处理步骤对连线的延时和功耗等性能指标进行优化处理。 1 1 布局网表及工艺文件输入 从网表和库文件中提取所有单元实体的布局信息，得到单元上时钟汇点的几何位置和负载 电容信息及障碍的布局信息。另外，还需要从工艺文件中读取时钟网布线层数参数等。 2 ) 时钟树拓扑结构生成 时钟树的拓扑结构生成是指，将给定的各时钟端点按照一定的方式生成一棵树或网状的结 构，使得时钟偏差满足设计要求。在拓扑生成方法中，主要有两种方式：自顶向下和由底向上。 前者从高层入手，可以总体把握要连线的各时钟端点的情况；后者从底层入手，优先考虑距离 最近的时钟端点，产生的时钟树线长会比前一种方法明显的减小，但是当时钟端点数目很多的 时候，它不容易控制端点之间的偏差约束。 3 ) 实体的嵌入 给定一个抽象的时钟树拓扑结构，还需要对其进行实体嵌入( 也称实体布线) 。它将决定时 钟连线的具体布线，由于时钟网络的