基于VHDL的数字电子钟的设计.doc

基于VHDL的数字电子钟设计 摘要：在简要介绍了EDA技术特点的基础上，用EDA技术作为开发手段，采用了顶层图形设计思想，基于硬件描述语言，以可编程器件为核心,实现计时24小时的电子时钟的设计。关键字：EDA 电子时钟 CPLD VHDL引言：现代电子技术的核心是EDA(Electronic Design Automation)技术。EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直到下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。 EDA是在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。一般把EDA技术的发展分为CAD、CAE和EDA这三个阶段。20世纪90年代以来，微电子工艺有了惊人的发展，2006年工艺水平已经达到了60nm，目前正向45nm迈进。大容量的可编程逻辑器件陆续面世，对电子设计的工具提出了更高的要求，提供了广阔的发展空间，促进了EDA技术的新成。特别重要的是，世界各EDA公司致力推出兼容各种硬件实现方案和支持标准硬件描述语言的EDA工具软件，有效地将EDA技术推向成熟。一般情况下EDA软件我们使用Quartus II或Max+plux II,它们的设计流程为：1） 编辑设计图形文件2） 编译设计文件3） 仿真设计文件4） 编程下载设计文件一.设计要求设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间.二.实验目的1. 掌握多位计数器相连的设计方法。2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。3. 掌握CPLD技术的层次化设计方法。 4. 了解软件的元件管理含义以及模块元件之间的连接概念。5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。6. 培养独立分析问题，解决问题的能力。三硬件要求18位8段扫描共阴极数码显示管。2. 三个按键开关（清零，调小时，调分钟）。四设计原理电子时钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。在同一芯片口集成如下电路模块：电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块的功能和各模块之间的接口。（）（秒）进制码计数（）（分）进制码计数（）（时）进制码计数（）顶层设计同时整个计数器有清零，调时，调分功能。端口引脚名称输入，输出，五设计原理图输入：CLK时钟脉冲，RESET复位信号，SETMIN分加1信号，SETHOUR秒加1信号输出：SECOND_DAOUT秒输出，MINUTE_DAOUT分输出，HOUR_DAOUT时输出时序仿真：程序主要运用计数器完成，在时钟脉冲的作用下，完成时钟功能，由时序图可以看出每一个时钟脉冲上升沿秒加1，当接收到reset信号，即reset为高电平，所有计数为零，并重新计数，setmin和sethour可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。逻辑功能图：六.设计过程（一）软件设计：1.SECOND模块：用来对秒进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则秒计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。SECOND模块给MINUTE的时钟由SETMINUTE和它本身记到60的进位两部分组成。SECOND模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(clk,reset,setmin:in std_logic;enmin:out std_logic;daout:out std_logic_vector(6 downto 0) );end entity second;architecture fun of second issignal count:std_logic_vector(6 downto 0);signal enmin_1,enmin_2:std_logic;begindaout=count;enmin_2=(setmin and clk);enmin=(enmin_1 or enmin_2);process(clk,reset,setmin)beginif(reset=1)then count=0000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)then if(count16#60#)thenif(count=1011001)then enmin_1=1;count=0000000;else count=count+7;end if; else count=0000000; end if;elsif(count16#60#)thencount=count+1;enmin_1=0after 100 ns;else count=0000000;end if;end if;end process;end fun;2.MINUTE模块：用来对分进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则分计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。MINUTE模块的时钟由SETMIN和SECOND记到60的进位两部分组成。MINUTE模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(clk,reset,clk1,sethour:in std_logic;enhour:out std_logic;daout:out std_logic_vector(6 downto 0) );end entity minute;architecture fun of minute issignal count:std_logic_vector(6 downto 0);signal enhour_1,enhour_2:std_logic;begindaout=count;enhour_2=(sethour and clk1);enhour=(enhour_1 or enhour_2);process(clk,reset,sethour)beginif(reset=1)then count=0000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)then if(count16#60#)thenif(count=1011001)then enhour_1=1;count=0000000;else count=count+7;end if; else count=0000000; end if;elsif(count16#60#)thencount=count+1;enhour_1=0after 100 ns;else count=0000000;end if;end if;end process;end fun;3.HOUR模块：用来对时进行计数，当记到计数器的低四位为1001时，若高三位小于010时，则时计数器加7，目的是使计数值变为BCD码。当计数器的高三位小于010，低四位小于1001时，计数器加1；若当计数器记到0100100时，则有一进位。HOUR模块的时钟由SETHOUR和MINUTE记到60的进位两部分组成。HOUR模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(clk,reset:in std_logic; daout:out std_logic_vector(5 downto 0);end entity hour;architecture fun of hour is signal count:std_logic_vector(5 downto 0);begindaout=count; process(clk,reset)beginif(reset=1)thencount=000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)thenif(count16#23#)thencount=count+7;else count=000000;end if;elsif(count16#23#)thencount=count+1; else countreset, clk=clk, setmin=setmin, enmin=enmin_re, daout=second_daout);u2:minute port map(clk=enmin_re, reset=reset, clk1=clk, sethour=sethour, enhour=enhour_re, daout=minute_daout);u3:hour port map(clk=enhour_re, reset=reset, daout=hour_daout);end a; （二）硬件设计：利用QuartusII把程序写入实验板，根据上面的输入输出引脚，锁定到芯片引脚。本实验运用的芯片是EPF10K10LC84-4,还有利用了6个LED显示，分别显示时、分、秒各两个，没有利用译码器，利用的LED是8引脚的。本次验证利用实验板的模式7，根据板的说明书，锁定引脚并下载程序。引脚锁定：clkpin_93,sethourpin_7,Setminpin_4,resetpin_10 hour0到hour5pin_73,pin_74,pin-75,pin_76,pin_77,pin_78Minute0到minute6pin_51,pin_52,pin_67,pin_68,pin_69,pin_70,pin_71Second0到second6pin_39,pin_40,pin_41,pin_42,pin_47,pin_48,pin_49 硬件连接： 按下板的复位按钮，时钟开始运行，由跳线帽可以选择频率设定时钟的快慢。LED上可以显示时钟，由锁定的引脚所对应的按钮可以锁定时钟时间和复位。参考文献: 1 江国强，EDA技术及应用2版M北京：电子工业