（电路与系统专业论文）基于FPGA的多E1反向复用芯片的设计及实现[电路与系统专业优秀论文].pdf

abs trac t t h i s p a p e r f o c u s e s o n t h e f p g a i m p l e m e n t a t i o n o f t h e i mt 4 e 1 , a n e i i n v e rt e r m u lt i-p l e x e r t r a n s f e rs c h ip . t h e te c h n o lo g y o f v ir tu a l c o n c a te n a t io n a n d l in k c a p a c ity a d j u s t m e n t s c h e m e p r o to c o l a re s m a r tl y u s e d in th e d e s ig n in g o f i m t 4 e l 。 i t m a k e s i t a b l e t o t r a n s m i t a h i g h s p e e d i m a g e o r v i d e o d a t a s t r e a m o n i t o 4 e l l i n e s a n d th e b a n d w id th c a n b e d y n a m ic a l ly a d ju st e d a c c o rd i n g t o lin e s ta t u s . a t t h e b e g i n n i n g , t h e a u t h o r d e s c r i b e s t h e d e s i g n s c h e m e o f i mt 4 e 1 b r i e fl y . b a s e d o n t h e k e y t e c h n o l o g i e s o f n e x t g e n e r a t i o n s d h - v i rt u a l c o n c a t e n a t io n a n d l i n k c a p a c ity a d j u s tm e n t s c h e m e , t h e e l b a s e d l c a s i s p r o p o s e d , w ith th e d e t a i le d d e s c r ip tio n o f it s p rin c ip le a n d im p le m e n ta t io n . t h e fo l lo w in g p a rt o f th e p a p e r e m p h a s iz e s o n d e s i g n in g o f d p l l fo r c l o c k r e c o v e ry c ir c u i t a n d fr a m e s y n c h r o n iz a tio n c i r c u i t t h e d e s c r i p t i o n o f a p a 3 0 0 , o n w h i c h t h e i mt 4 e 1 i s i m p l e m e n t e d , a n d i t s re s o u r c e s a s s ig n m e n t t a b l e is p re s e n t e d in la s t p a r t o f th is p a p e r, w it h th e p e rf o rm a n c e a n d f u n c t i o n t e s t r e s u l t s o f i mt 4 e 1 a n d t h e i r a n a l y s i s . v e r i l o g h a r d w a r e d e s c r i p t i o n l a n g u a g e a n d f p g a b a s e d t o p - d o w n d e s i g n fl o w a r e a l s o d e s c r i b e d i n t h e p a p e r . k e y wo r d : v i r t u a l c o n c a t e n a t i o n l c a s f p g a d p l l f r a me s y n c h r o n i z a t i o n 创新性声明及使用说明 5 3 3 7 3 3 创新性声明 本文声明所呈交的论文是我个人在导师的 指导下进行的 研究工作及取得的研 究成果。尽我所知，除了 文中特别加以 标注和致谢中所罗列的内容外，论文不包 含其他人已 经发表或撰写过的研究成果; 也不包含为获得西安电子 科技大学或其 他教育机构的学位或证书而使用过的材料。 与我一同 工作过的同 志对本研究 所作 的 任何 贡献均已 在论文中做了明 确的 说明 并表示了 谢意。 申 请学位论文与资 料若有不实之处， 本人承担一切相关责任。 本 人 签 名 考 扒 4- 日 期 w 3 . l 1 .; 含 关于论文使用授权的说明 本人完全了解西安电 子科技大学有关保留和使用学 位论文的规定，即: 研究 生在校攻读学 位论文工作的 知识产权单位属西安电子科技大学。本人保证毕业离 校后， 发表论文或使用论文工作成果时 署名仍然为西安电子科技大学。 学校有权 保留送交论文的复印件， 允许查阅 和借阅 论文;学校可以 公布论文的全部或部分 内 容， 可以采用影印、 缩印 或其他复制手段保 存论文 ( 保密论文 解密后 遵守此 规定)o 本人签名 日 期7 0 0 3 . 1 7 . ; 矛 导师签名 ,v j 4. 到 茎 生 日 期z 4 0 子 . i 2 . l 8 第一章绪论 第一章 绪 论 i . 1 选题的背景和意义 随着电信业务的迅速发展，人们对于高速数据、高质量视频、静止 ( 图文) 、 半静止图文 ( 包括 i n t e m e t 图像)等多种数据业务的需求也日趋迫切。如何利用以 时分复 用 ( t d m)为技术基础的电 信传输网承载数据业务，是近年来研究的热 点。 e o s ( e t h e m e t o v e r s d h ) 就是为适 应这一需求而发展起来的传输技术。 e o s 2 1 3 1 将数据包直接装入 s d h的容器中，通道开销少、实现简单。 将数据包 适配入t d m通道面临一个难题。 现有的电信传输体制来源于p d h 1 4 1 和s d h s 1 的 复用等级， 传输信道的 带宽( 以 欧洲及我国 标准为例) 分别为2 .0 4 8 m b / s , 3 4 .3 6 8 m b / s , 1 5 5 . 5 2 mb / s , 6 2 2 .0 8 m b / s 等， 每个等级的 带宽跨度很大. 然而数据业 务对带宽需求的多样性程度远远超出了 现有 t d m 通道所能 提供的选择。举例来 说， 某个应用需要 l o m带宽的 数据通道， 若选择e l ( 或e o s 中的v c - 1 2 容器) 显然不能满足要求; 但如果选择e 3( 或 e o s 中的v c - 3 容器) ， 则构成 对传输带 宽资源的巨大浪费。为此， 许多 传输设备供应商在其最新型的s d h设备中 增加了 v c 容 器 虚 级 联 6 1功能 ， 例 如 采 用5 个v c - 1 2 虚 级 联 为 上 述 需 求 提 供 适当 的 带 宽 。 s d h容器虚级联技术很好地解决了 现有电信传输体制与数据传输带宽需求之 间的匹 配问 题。但是将现存的大量 运行于 通信网 上的s d h甚至p d h传输设备， 全部更换为具有虚级 联功能的 新设备， 在经济上显然是不可行的。 而e l 虚级联技 术， 或称反向复 用技 术 7 1 ， 则为充分利 用现有网络资 源， 为数据网 络应用按需分配 带宽，提供了一种经济灵活，行之有效的解决方案。 虚 级 联由 国 际电 信 联 盟i t u g 7 0 7 / y 1 3 2 2 s1规定 ， 它的 基本 概 念 就 是 把 一 路 高 速数 据，适配到n路互相独立的 低速信道中 传输， 提供相当于多 路低速 通道容 量 之和的 传输带宽.当实际低速传输 通道为e l 时， 便是 e l 虚级联. 虚级联不但 可 以 提高容器的利用率，还使数据分包从不同 路径传输到同 一终端成为可能。 只要 在 允 许的 时 延 差范 围 内 ， 接 收 端 可以 根 据 各 路 信 号 通 道 开 销p o h 19 1(p a th o v e rh e a d ) 字节中 所携带的 开销， 准确的 恢复出 原始数据信息。 虚级联提供了产生合适速率容 器的方法。 但是，由于承载业务的多样化， 在 许多应用中，适合的速率容器的大小是随时间变化的。 于是， 2 0 0 2年，国际电 信 联 盟it u -t 又 制定了g .7 0 4 2 / y .1 3 0 5 1 01协 议， 即 基 于 虚 级 联的 链路 容 量 调 整 协 议 一 l c a s 协议。l c a s 协议实 现了 带宽的 动态分配，它既可以由网管根据需要动态、 无缝地调整链路容量，也能自 动地临时删除某些 连接失效的 通道，并在该通道的 网 络问 题修复后， 再自 动恢复 其使用。 l c a s 和 虚级联的结合， 使通信变得更加灵 基于f p g a的多e 1 反向 复用芯片的设计及实现 活， 也有效 地提高了 信道的利用率， 在未来的通讯发展中有长足的 优势. 本课题源于国防科工委军转民技术开发项 目光纤综合业务传输关键技术 及设 备研究， 选择e 1 接口 为对象，研究多 路e 1 反向 传输芯片的硬件实现， 研究 目 标是设计出 具有虚级联功能的4 路e 1 反向复用 传输专 用芯片i m t 4 e 1 ， 该芯片 主要用于图像、视频的传输，它能将一路携带图像、视频信息的高速数据流封装 在1 - 4 路e 1 线路中 传输。 为了 完善e 1 反向复 用芯片的 设计， 在具体设计中 还融 合了部分 l c a s协议动态调整功能。 由于具有虚级联及 l c a s功能的 s d h芯片的电路规模往往太大 ( 百万门) ， 用f p g a验 证存 在一定的难度， 这 种 e 1 反向复用 传输芯片的 研究， 则为l c a s 协 议及虚级联技术在 s d h系列芯片的应用及实现中，提供了一种可行性验证功能. 同时，研制的产品可以用于民用设备中，也能产生一定的经济效益。 1 .2 国内外研究 动态 作为采用v c虚级联设备的替代技术， 多e 1 反向复 用传输器 为用户提供了 一 种有效的解决方案，它更充分地利用了现有传输资源， 具有组网灵活、 成本低、 带宽易调节等 特点，因而有广泛的应用前景。 目 前， 国 外很多网络公司 都开 发和推出了具 有e l 虚级联技术的通信接口 转 换 器，如i d t 公司开 发的8 路和 1 6 路 i m a接口 转换器、 a h e a d通信公司开 发的4 路i m a接口 转换器、 r a d公司开 发的a c e - 1 0 1 , a c e - 2 0 2 等。国外的很多企业 在局 域网 和广域网的 互联中， 广泛地采用了 这种e 1 接口 转换器p 1 在国内 通信、网络市场上的各种国 产通信接口 转换器也很多， 但核心芯片大 都为国外的产品，它们的价格都很高，国内公司自己 独立开发、生产的 通信接口 转换芯片很 少。 其中 ，润光泰力公 司开发了 用于传输e t h e m e t 数据的多路e 1 反向 复用系列芯片， 这些芯片 主要完成的功能是通过单 个或多个e 1 传输以 太网数据。 然而， 主要用于图 像、 视频传输的 接口 转换芯片的开发 基本是空白 。 1 .3 i m t 4 e 1 的设计方法 在没有标准的e 1 虚级联及l c a s 协议的情况 下， 本项目 的研究采用了自 主开 发的方式， 在深入 研究了s d h网 络协议 6 7 0 7 和0 7 0 4 2 的 基础 上，根据e 1 帧结 构的特点， 提出 基于e l 帧结构的l c a s 协议的实现方案， 根据这个方案结 合i t u - t g 7 0 4 21 , 6 7 0 6 1 1 ， g .8 2 3 10 1协 议 设 计t 多 路e 1 反 向 复 用传 输 芯 片。 在硬 件方面，随着电子技术的不断 发展与进步，电 子系统的设计方法发生了 很大的 变化， 传统的设计方法正逐步退出 历史舞台， 而基于e d a技术的芯片设计 第一章绪论 正在成为电子系统设计的主流。因此， 在制订出 芯片的实现方案基础上， 我们采 用了 硬 件 描 述 语 言v e r il o g 15 16 1对 芯 片 进 行自 顶 向 下 【7 8 ( t o p - d o w n ) 设 计 ， 这 样可以 充分利用e d a工具， 使设计、 修改、 存档工作都变得更加方便， 并且 利用 综 合 工 具 可以 在 不改 变设 计 的 情况 下 使 设 计能 够 映 射到 各 种 工艺 库上 去 。 在 芯片的 最终实 现上， 我们选择了 大规模可编程逻辑器件f p g a l 0 o f p g a 是 当 今 应 用最 广 泛使 用的 可 编 程 专 用 集 成电 路 12 122 1 ( a s ic ) ， 目 前 各公 司 的f p g a 都有丰富的软、 硬核， 用户可根据需要选择不同 公司的f p g a . 由于f p g a的设计 流程能大 大缩短系统的 研制周期， 减少资金投入， 是专有i c设计的一个重要方向， 我 们 根 据设 计 要 求 ， 选 用了a c t e l 公 司 的p ro a s ic p l u s f 】系 列的f p g a利 用 了 其 内部的 倍频器、 f i f o等核， 提高了 设计的效率。 互 1 .4论文主要工作及内容安排 在 对下一 代 s d h关键技术l c a s 协议及虚级联技术分析研究的 基础上， 作者 提 出 了 基 于e l 帧 结 构 的l c a s 协 议 的 实 现 方 案 并 进 行 了 多 路e l 反向 复 用 传 输 芯 片 的 研 制 。 完 成 了 芯 片 接 收电 路 包 括 时 钟 及 数 据 恢复 、 e l 解 帧器 、 l c a s 协 议 接 收部分，发送电路e 1 成帧器、l c a s 协议发送部分的设计工作， 并负责设计完成 了多路e l 反向 复用芯片的仿真验证平台及整 个芯片的功能仿真和后仿真工作， 还 参与了 芯片的f p g a 验证及e l 接口的 指标测试工作。 本论文重点 讨论了 其中 基于 e l 帧 结 构 的l c a s 协 议 的 实 现 和 接 收 部 分 数 据 对 齐 电 路 的 设 计 。 论 客 共 分 以 下 几 个部分: 首 先 ， 在 第一 章 介 绍了 选 题 的 背景 和 意义 ， 国内 外 的 发 展 动 态， 及 多 路e l 反 向 复用芯片的 设计方法。 其次， 在第二章介绍了i m t 4 e 1 的整体方案设计。 . 主 要包括 对 e l 帧结 构的 介 绍， v e r i l o g 硬件描述语言、 t o p - d o w n设计方法的 介绍， 及芯片的整体设 计方案 的介绍。 在第三章，结合s d h网 络协议g . 7 0 7 / y . 1 3 2 2 和g .7 0 4 2 / y . 1 3 0 5 中有关 虚级 联 技术和l c a s 协议的内 容， 提出 基于e 1 帧结 构的l c a s 协议的实现方案。 第四 章 介绍 了 接 收 端数 据 同 步 电 路的 设 计. 包 括时 钟同 步 电 路 、 h d b 3 编 解 码 电路、帧同步电路、4 路 e l 数据同步电路的设计。 第 五 章 介绍 了 芯 片 的 实 现 ， 主 要 包 括 介 绍a c te l 公 司 的p r o a s i c pm “ 系 列f p g a 的 特点 和最终资 源分 配情况，以 及芯片的 功能 测试与 指标测试结果。 论文的最后， 也就是最后一章，对所作的 工作进 行了总结，并 对所存在的问 题和将来的研究方向进行了探讨。 第二章 i m t 4 e 1 总体方案设计 第二章 i mt 4 e 1 总体方案设计 这一章主要介绍三个方面的内容，首先介绍了 i mt 4 e 1的工作原理，其次对 v e r i l o g硬件 描述语言及 t o p - d o w n设计方法做了 简要的介绍。另外， 在本章的 第三节， 论文介绍了多路e l 反向复用传输芯片 i mt 4 e 1 的总体设计，并简述了它 的应用范围。 2 . 1 i m t 4 e 1 的工作原理 由于设计的4路 e l 反向复用传输芯片 i mt 4 e 1 采用的物理接口为 e l 帧结构 ， 标准，因此，本节首先详细介绍了e l 帧结构，并对 e l 线路的主要告瞥信息作了 一些介绍。其次对多路 e l 反向复用传输器的工作原理作了简要的描述. 2 . 1 . 1 e l 帧结构 现在的 数字传输系 统都是 采用脉码调制p c m ( p u l s e c o d e m o d u l a t i o n ) 体制。 由于历史上的原因， p c m有两个互相不兼容的国际标准， 即北美的 2 4 路 p c m( 简 称t o 和欧洲的3 0 路p c m ( 简称e l ) ， 我国 采用的 是 e l 标准。 t i 2 4 1 2 5 的速率 是 1 . 5 4 4 m b / s , e l 的 速率是2 . 0 4 8 m b i s 。 论文中的多路e l 反向复用传输芯片是基 于e l 基 群2 6 1实 现 的 。 因 此 我 们 首 先 要 对e l 基 群 有一 定 的 了 解 。 e l基群是以 帧结构为准则， 将各种信息规律性地相互交插汇总后形成的 2 0 4 8 b / s 高速码流。 所谓帧结构， 就是一种按时隙分配的 重复性图 案。 对于数码率 为2 0 4 8 b / s 的 设 备而 言 ， 由 于 抽 样 频 率儿 为8 0 0 0 h z ， 每 个 样 值 编8 位 码， 则 应 能 传输3 2 路6 4 k b / s 信息码。 为了 保证收、 发双方的 工作步 调一致， 有必要在信息码 流中 插入一些完成同 步功能的同步码、对告码以 及每个话路的随路信令等非语声 信息， 其传输速率之和为1 2 8 k b / s ， 即占用了两个话路。因 此， e l 基群的话路 数只 有3 0 个， 故又称为p c m 3 0 / 3 2 路系统.为了 扩大通信容量，高次群复 接设备 均以 这种系统为基本复接单元，因此， 将p c m 3 0 / 3 2 路系统 称为基群。 基 群的 帧结 构 如 图2 .1 所 示 。 它 的 取 样 周期 为1 2 初 : ， 每 个 样 值 编8 位 码， 称 一个码字。 每传一个码字的时间 称为一个时隙 ( t i m e s l o t ) 。以t s i ( i = 0 , 1 , . . . , 3 1 ) 表示， i t u - t 在g . 7 0 4 中 规定了p c m 3 0 / 3 2 制式的 帧结构， 整个帧结构大体上可以 分成3 个主要区域: ( 1 ) t s 0时隙 i t u - t 在g . 7 0 4 中 规定t s 0 时隙为同 步时隙， 作为一帧的开始， 在这个时隙中 传送帧同 步码、 对告码等。 在t s 0 时隙中， 同步码x 0 0 1 1 0 1 1 和对告 码a交替传送， 基于f p g a的 多e 1 反向复 用芯片的设计 及实现 传送同步码的那一帧称为偶帧， 传送对告码的为奇帧。 t s 0 时隙的第一位码留给国 际通信使用，也可以用于 c r c校验等，不用时发 . i . , . 第1 5 路第3 0 路 对告码 固定为1 图 2 . 1 e l 帧结 构 ( 2 ) t s 1 6 时隙 t s 1 6 时隙为信令时隙， 主 要传送3 0 个话路的 信令 码.由 于设计的 需要， 本文 提出的多e 1 反向复用芯片将 t s 1 6时隙作为传送 l c a s及虚级联信息的时隙，因 此多e 1 反向 复用芯片并不支持信令时隙。 t s 1 6 时隙的具体安排见第三章。 ( 3 ) 信息净负荷时隙 它 包括t s 1 至t s 1 5 和 t s 1 7 至 t s 3 1 这3 0 个时隙， 用于传送3 0 路p c m话路， 在多e 1 反向 复用芯片中被我们称作信息净负荷时隙， 主 要用来传送图像等高速数 据信息净荷。 此外， 丰富的告 警机制是 e 1帧的一大特点， 这些告警信息能够实时的反映 e 1 线路 的 土 作 状 态， 便 于 维 护 人员 定 位导 致 系 统出 现问 题的 原 因 ， 这 里 作 简 要 的 介绍。e 1 线路主要有4 种线路告普，分别是: 1 ) l o s : e 1 链路中断告替 2 ) a i s : 上游e 1 链路告普 3 ) l o f :帧失步告警 4 ) c r c : c r c校 验错误，当线路中出现 严重误码时的告警 第二章 i m t 4 e i 总体方案设计 这些告警信息有一定的优先级， 其中l o s 告警的优先级最高， a i s告普次之， 然后是l o f告警， 优先级最低的是c r c校验告警， 这些告警的具体定义及电路的 设计在第四章有详细的介绍。 2 . 1 .2 i mt 4 e 1 的工作原理 i mt 4 e 1 是结合虚级联和w a s协议开发的一款通信接口转换芯片， 它的主要 功能是将带有图像、语音等数据信息的高速数据流封装在 】 - 4路 e l 帧结构中进 行传输， 并在接收端恢复出 原始的 数据信息，在 传输过程中它能够根据链路情况 动态调整线路容量。它的工作原理如图2 .2 所示: 图2 . 2 e l 反向复用器的工作原理 在这里我们假设初始化后，a, b端的通信链路已经建立，且 a , b两端的传 输速率均为8 . 1 9 2 m b / s ， 即 两端4 路e l 均可用。 在数 据传输过程中c 2 出 现了 故障， 相 应的e l 线路暂时 删除。待网络故 障修复后， e l 反向复用芯片能够自 动恢复c 2 的使 用。 具体的 工作过程为: 复 用器a收到复用器b发送的 数据， 一旦检测到 c 2 链路出现故障，就发出 告警， 同时 停止接收c 2 的数 据， 并 通过通道开 销回告给复用器b 。 复 用器b 收到 数据后， 进行告警判断， 并提取出a 2 -d 2 的状态信息，发现 c 2 链路故障， 便临 时删除c 2 ，同时停止 在 c 2 发送净 荷 ( 但依然在 c 2的e l 帧中 发送信令码) 。此 时， 发送2 只有a 2 , b 2 , d 2 三路 可用， 传输速率降到6 .1 4 4 m b / s . 待复 用器a检 测到c 2 的通信恢复正常， 便向 复用器b 请求添加c 2 . 复用器b收到请求信号后， 给复用器a发送应答信号。 收到复 用器b的 应答信号， 复用器a开始进行延时差 判断。如果c 2 不满足延时差 要求， 就给复用器b回告c 2 延时差告警，重复上述 过程。如果 c 2满足延时差要求， 则通知复 用器 b可以 添加这条线路。复 用器 b 收到回告 信息后， 开始在c 2 发送净荷，同 时告诉复用器a已 经添加了 这条线路， 可以接收数据，数据传输速率又恢复到 8 . 1 9 2 mb / s o 基于f p g a的多e l 反向复 用芯片的设 计及 实现 2 .2 v e r i l o g 硬件描述语言及 t o p - d o wn设计 2 . 2 . 1 v e r i l o g h d l概述 h d l -h a rd w a r e d e s c r ip t io n l a n g u a g e ， 称 为硬件 描述语言， 是一种描述数字 电路和设计数字逻辑系统的语言。数字逻辑电路设计者可以利用这种语言来描述 自己的设计思想，然后利用 e d a工具进行仿真，再自动综合到门级电路，最后利 用 a s i c或 f p g a实现其功能。目前，这种设计方法己经被广泛的采用。 v e r ilo g h d l 是目 前应用最广泛的一种硬件描述语言. 设计者可以用它进行各 种级别的逻辑设计，如数字逻辑系统的仿真验证，时序分析和逻辑综合。. v e r ilo g h d l作 为 描 述 硬 件设 计的 语言 ， 其主 要的 特 点 在 于: 能 形 式 化 地 抽象 表示电路的结构和行为;支持逻辑设计中层次和领域的描述:可借用高级语言的 精巧结构来简化电 路的 描述: 具有电路仿真与验证机制以 保证设计的正 确性; 支 持电路描述山高层到低层的综合转换; 硬件描述与工艺无关; 便于文档管理;易 于理解和设计重用。 v e ril o g 语 言 可 以 用于 从 算 法 级 、门 级 到 开 关 级 的 多 种 抽 象 层 次的 数字 系 统 建 模。可以采用三种不同 方式或混合方式对设计进行建模，包括: 行为描述方 式 一 使用过程化结构建模; 数据流方式 使用连续 赋值语句建模;结构化方式 一使 用门 级 和模块实例语句建模。 v e r ilo g 语 言以 模 块 ( m o d u le ) 为 基 本 描 述 单 位， 一 个 模块 代 表了 一 个 设 计 单 元， 模块由 两部分组成，一部分定义输入输出 关系即 端口信息; 另一 部分描述逻 辑功能即 定义输出 信号是如何受输入信号影响。 从逻辑功能可以将大的 模块分成 为小 的 模 块 ， 用v e r ilo g 语言 设 计 好上 述模 块 ， 然 后 连接 成 大 的 模 块 。 用v e r ilo g 语 言 可以 设计 称 之为t e s t b e n c h 27 1的 测 试 文 件 来 测 试 所 进 行 的 设 计 . v e r ilo g 语法支持很好的调试功能， 对于电路的 调试极为方 便。 2 . 2 . 2 t o p - d o wn的设计方法 所谓t o p -d o w n即自 顶向 下的设计方法， 就是从系 统总体要求出 发， 自 上至 下地逐步将设计内 容细化， 最后完成系统硬件的整体设计。 在利用h d l 的硬件设 计方法中， 设计者将自 上至下分为3 个层次对系统硬件进行设计。 如图2 .3 示。 第 一 层 是 行 为 级 ( b e h a v io r a l l e v e l ) 或 算 法 级 ( a lg o r it h m ic l e v e l ) 描 述， 它 是对整个系统的数学模型的描述.一 般来说，对系统进行行为描述的目 的是试图 在系统设计的 初始阶段，通过对系统行为描述的仿真来发现系统设计中 存在的问 题。在行为描述阶段，并 不是真正考虑其实际的操作和算法用什么方法来实现， 第二章 i m t 4 e 1 总体方案设计 考虑更多的是系统的结构及工作过程是否能达到系统设计规格书的要求，其设计 与器件的工艺无关. 图2 . 3 自 顶向 下设计系统硬件的 过程 第二层是寄存器传输级 ( r e g i s te r t r a n s fe r l e v e l ) 描述 ( 也称数据流描述) 。 用第一层次行为描述的系统结构程序是很难直接映射到具体逻辑元件结构的，要 想得到硬件的具体实现，必须将行为方式描述的 h d l程序，针对某一特定的逻辑 综合 工具， 采用r t l 方式 描述， 然后导出系统的逻辑表达式， 再用仿真工 具对r t l 方式描述的 程序进行仿真。 如果仿真通过， 就可以 利用逻辑综合工具 进行综合了 。 在从行为级描述向r t l级转化的过程中，还可以利用行为级综合工具来自 动 完成。行为级综合的研究与相应综合工具的出现架起了 从行为级 ( 算法级)设 计 到逻辑可综合与实 现的设计的桥梁。 行为级逻辑综合工具的 基本功能是完成算法 到r t l描 述的转换，将设计中的操作按时钟周期的节拍排序调度， 最后生成能被 工业界逻辑综合工具进行综合的r t l 网 表。 第三层是逻辑综合。 逻辑综合这一阶段是利用逻辑综合工具， 将r t l方式 描 述的程 序转换成用基本逻辑元件表示的文 件 ( 门 级网络 表) 。如果需要，也 可以 将 逻辑综合的结果以原理图的形式输出，也就是说逻辑综合结果相当于在人工设计 硬件电路时，根据系统要求画出了系统的逻辑电路原理图.此后，再对逻辑综合 结果在门级电 路级上仿真，并 检查 定时关系，如果一切正常，那么 系统硬件设计 基本结束，如果在某一层上仿真发现问 题，就应返回上一层，寻找和修改 相应的 错误，然后再向下继续未完的工作。 由自 顶向 下的设计过程可知， 它对比 于传统的自 底向 上的设计方法来说， 具 有很多的优点: ( 1 ) 采用系统早期 仿真 从总体行为设计开始到最终逻辑综 合， 形成网表为 止，每一步都要进行仿真 验证，这样有利于尽早发现系统设计中 存在的问题，从而可以大大缩短系统硬件 的 设计周期。这也正是 用h d l 语言设计系统硬件的最突出的 优点之一 3 2 ， 表明该线路滞后于请求 添加的线路。 对数据 作取反加 一 处理， 这样6 3 就变成1 了， 代表该e l 线路滞后于请求添加的e 1 线路一帧， 6 2 代表滞后两帧， 依此类推: 反之如果m f i s = o ， 不作处理. 经过处理 后进行判断， 如果处 理过后的已 建立链路的e 1 线路的复帧号(1 6 ， 说明 请求添加的 线路满足延 时 差 要 求， 则向 远 端 发 送 f r e s p响 应信 号 ; 否 则 说明 不 满 足 延时 差 要 求， 给 出 相应的 延时差告警。 此外， 我们在发送端l c a s 协议的设 置中， 规定发送端收到远端接收 端响 应信 号几 r e s p 后 ， 给 远 端接 收 端发 送的 握手 信号k 州 itt 固 定 在 第3 1 复 帧 发出 ， 有 效净荷在第0 复帧发出; s d r a m读使能是 根据最先完成握手的e 1 线路过 后 3 2 个复帧产生的。 这样只要有已 建立链路的e l 线路处于图中+ 象限 ， 就不需要重新 产生s d r a m读地址: 否则如果已 建 立链 路的e l 线路都处于一 象限， 就需要根据 新 添 加 的 线 路 的l - m m 重 新 产生 读 地 址了 。 遗憾的 是，由于多e 1 反向复 用器 是多时 钟系统， 系统实测时 我们发现， 在线 路添加和剧除过程中 的时 钟切换会导致 s d r a m 工作不正常，因 此这一方案仅仅 在工作站上仿真实现了， 并没有得到硬件验证. 但它的思路对e o s 芯片的研制有 一定的 参考价值。 第四章 数据同步电路的设计 第四章 数据同步电路的设计 im t 4 e 1 接收端主 要完成的 功能 是从多路e l 数据中还原出 高速数据流。简言 之就是 发送端反向复 用的 逆过程， 通过高速时钟循环从i 到n路e l 中各 读出一 帧 合成一路数据。 但 由于各路e l 在传递过程中的延时不同，同一时刻到达的数据未 对齐，在合并前必须对多路e l 进行同步。考虑到同步过程的复杂性，在设计算法 时可采用分步处理，以降低复杂度。第一步处理是位同步，由于系统接收端和发 送端时钟不同源，不能直接用发送端的时钟处理接收端的数据，所以首先必须从 接收数据中提取出与其数据同步的时钟信号.第二步处理是根据帧结构中的帧同 步码，通过置位同步法完成单路 e l 帧同步。第三步处理根据 e l 帧同步产生的帧 计数器和每路数据中的m f i , s q值消除各路之间的 延时 及时钟相位差。 4 . 1 位同 步电路的设计 在数据传输系统中，信息是以 经过调制或是不经调制的 数字比 特流形式传送 的。为了节省系统开销， 在这些数据传输系统中，通常只有数据信号被传送和接 收，而 没有与之对应的时钟信号，时钟信号被包含在传送的数据流之中。所以 ， 在接收 端需要将时钟从接收到的数据流中提取出 来，并且重新将数 据和恢复的时 钟同 步， 完成这一功能的电 路就被称为时 钟提取电 路29 130 ) 通常，完成时钟提取 功能的是一个闭环的控制系统 ，主要是锁相环 ( p h a s e - l o c k e d l o o p s 简称p l l ) 电 路 . 锁相 环的 结 构 主 要 有 三 种 : 数 字 锁 相 环 ( d ig ita l p h as e - l o c k e d l o o p s 简 称d p l l ) 、 模拟 锁 相环 ( a n a lo g p h as e - l o c k e d l o o p s 简 称a p l l ) 和数 模混 合 锁相 环 。 其中 ， 数 字 锁相 环(3 1(3 21 3 3 13 4 13 5 1具 有 性 能 指 标 高 、 体积小、 价格 低等优点，同时 还解决了模拟锁相环出 现的直流零点漂移、器 件饱 和、必须进行初始校正等问 题，己 在数字通信、无线电电 子学及电 力系统自 动化 等领域中得到了 极为广泛的 应用. 此外，考虑到 d p l l在集成电 路中比较 容易实 现，文中 选用了d p l l 完成时钟提取电路的实 现。 经f p g a验证， 这种电 路结构简单， 规模小、 运行可靠， 充分 体现了 数字化 的 优 点， 可 在大 规 模 集 成电 路 中 作 为 一 个ip 13 e 1来 使 用 。 本 节 详 细 介绍 了 从e l 信 号 中 提取时 钟的d p l l 的电路原 理，并 对其进行了 性能 分析。 4 . 1 . 1 数字锁相环的 工作原 理 全数字锁相环的一 般组成如图 4 . 1 所示。 它由数字鉴相器、数字环路滤波器 与 数字压控振荡器 d c o ) 组成。 基于f p g a的多e l 反向复 用芯片的设 计及实现 数字鉴相器 数字环路滤波器 dco 图4 . 1 数字锁相环的一般组成 其中数字鉴相器有多种形式，样式不同对环路性能有很大影响。因此目前比 较统一的做法 是按数字鉴相器的实现方法来对数字锁 相环进行分类。通常，分为 以 下4 类 : 1 .触发型数字锁相环 ( f f 一 d p l l ) :该环路 利用一 双稳态触发器作为数字鉴 相器，其状态分别受输入信号与本地受控时钟信号的正向过零点触发，产生的置 位与复位脉冲状态变化之间的间隔就反映着两信号之间的相位误差。 2 .奈奎斯特型数字锁相环 ( n r ee d p l l ) : 在输入信号 进入数字鉴相 器之前， 先以 奈奎斯特速率 ( 固定速率的时 钟脉冲) 进行抽样， 然后再与本地受控时钟信 号进行数字相乘， 产生数字式相位误差。 3 .过零检测式数字锁相环 ( z c es d p l l ) : 环路用本地受控时钟脉冲对输入 信 号的过零点抽样，非零的实际抽样值大小 就反映 着相位误差， 用该相位误差来调 节本地时钟信号的相位。 4 . 超 前 滞 后 型数 字 锁 相 环 ( l l d p l l ) : 这种 锁 相 环 的 鉴 相 器 将 逐 周 地比 较 输入信号 与本地时钟信号的 相位，根据相位的 超前或者滞后输出相 应的超前和滞 后脉冲， 并变换 成加脉冲或减脉冲， 对应地调节本地时钟相位. 本 论 文 中 采 用的 是 超 前 滞 后 型 数 字 锁 相 环l l we d p l l ， l l d p l l 位 时 钟 提 取 环路的原理框图如下所示: f.!-!.|se.| 图4 . 2 超前滞后数字锁相环基本组成 l l d p l l由 五部分组 成: 二元鉴相器、 序列滤 波器、 脉冲吞吐 控制器、 本地 第四章 数据同步电路的设计 时钟信号源和分频器。二元鉴相器输出超前或滞后脉冲，它可以用微分型也可以 用积分型超前一 滞后鉴相器实现。鉴相器输出的超前一 滞后脉冲经序列滤波器过滤 后输出 “ 加”脉冲指令或 “ 扣”脉冲指令。它的 d c o由本地信号时钟、吞吐脉冲 控制器和分频 器构成. 频率稳定的 本地信号时 钟输出 一频率 f o 的脉冲序列，在未 经控制的情况下，该序列经 m 次分频后得到频率为 f d m 的信号，f o l m 约等于输 入信号的码速率。除 m 分频器的输出信号与输入的二进制数字信号通过鉴相器进 行相位比较。 鉴相器输出表示输入信号是超前还是滞后于 d c o输出位同步信号的 导前脉冲或滞后脉冲。再经过序列滤波器过滤后变为 “ 加”脉冲指令或 “ 扣”脉 冲指令，去控制本地信号时钟序列 “ 加”入一个脉冲或 “ 扣”除一个脉冲，从而 改变分频器输出的脉冲信号相位。经环路的反复调整，就可以得到较为准确的位 同步信号。以下介绍 l l d p l l各部件的设计。 4 . 1 .2超前一 滞后型鉴相器的设计 超前一滞后型数字鉴相器的 特点是， 它输出 一个表示木地 估算信号超前或滞 后于 输入信号 的量。 如果本地估算信号超前于输入信号， 则输出“ 超前脉冲” ，以 便利用该“ 超前脉冲” 控制本地估算信号的相位推后。 反 之， 则 输出“ 滞后脉冲” ， 并使本地估算信号的相位前移。 超前一 滞后型数字鉴相器可分为微分型和积分型 两种。微分型数字鉴相器结构简单， 硬件实 现也比 较简单。 但是抗干扰能力比 较 差，相比 之下积分型数字鉴相器有优良的 抗干扰能力，因 此我们的设计采用了 这 种鉴相器。 它的基本 框图如图4 .3 所示.图中u 1 为由 十 h d b 3 和一 h d b 3 码进行逻 辑或 后生成的 特殊的n r z码 流，由 于h d b 3 码流中 含有丰富的时钟信息， 所以， 这个特殊的nr z码流中也含有丰富的时钟信息，便于进行时钟恢复。 图4 .3积分型 超前 滞后鉴 相器的设计 图中的同相积分一 抽样一 清除电 路的输出可检测出 信号脉冲符号， 加到 状态 变换检测器，可判断 这一码元对上一码元是否发生码元变换。 如果发生码元从正 基于f p g a的多e l 反向复用芯片的设计及实现 到负的转换，检测器输出为+1 ;如果发生从负到正的转换，检测器输出为一1 ; 如果不发生变换，检测器输出为零。状态检测器三态输出加到逻辑运算单元可控 制逻辑运算通道。 图中的中相积分一抽样一清除电路用来判断 d c o 输出与码元转换边沿之间 相位关系。例如，中相积分跨在从正到负的两个码元之间，而积分结果为正，说 明 d c o时钟超前;积分结果为负，说明 d c o时钟滞后;积分结果为 0 ，说明相 位准确对准。但是，积分区间若跨在从负到正的两个码元之间，结论正好同上面 的相反.说明中相积分只能判断定时误差的大小，无法判断极性。故其结果也加 到逻辑运算单元上， 结合状态的 变换 检测器输出 来产生正 确极性控制的相位脉冲. 逻辑运算单元在状态检测器输出十1 ，而中 相积分为正， 则对应 输出“ 超前” 脉 冲;否则输出 “ 滞后”脉冲。若状态检测器输出一1 ，则逻辑运算结果刚好相反， 负的中相积分输出 “ 超前”脉冲，正的中相积分输出 “ 滞后”脉冲。若状态检测 器输出为零，则不输出超前与滞后脉冲，表示环路相位同步或无码元转换。图4 .4 为本地时钟超前于输入码元的情况: cl k 图4 .4 本地时钟超前于物入码元 由图4 .4 可以 看出u 1 在 1 处 有从0 到1 的 跳变， 这样，同 相积分器在清洗时 刻的采样 输出 应为 0 ，由 于同 相积分 在前一 状态为 1 ， 则序列检测器会输出一1 1 中相 积分 器的积分区间 有从 0 到 1 的跳变， 其积分的结果为负， 逻辑运算单元会 输出一 个超前脉冲;同 样， u 1 在2 处有从 1 到0 的跳变，同 相积分器在清洗时 刻 的 采样输出 为 1 ，而同相积分前一状态为 0 ，因此序列检测 器输出+1 ，中 相积分 器的积分区间 有从 1 到 0 的跳变，中相积分的结果为正，这样逻辑单元依然会输 出一个超前脉冲。 图4 .5 为本地时钟滞后于输入码元时的 情况. clk 图4 . 5 本地时钟超前于输入码元 当 本地估算时钟滞后于输入码元， 可以 看出 在 1 处同相积分器在清洗时 刻的 采样输出仍为 0 ， 序列检测器的 输出 仍为一1 ，而中 相积分 器的 积分区间此时的 积 第四章 数据同步电路的设计 分结 果为正， 逻辑运算单 元会输出 一个滞后脉冲;同 样， u 1 在2 处有从 1 到0 的 跳变，同相积分器在清洗时刻的采样输出为 1 ，序列检测器输出仍为+1 ，中相积 分器此时的积分结果为负，逻辑单元依然会输出一个滞后脉冲。 这些 “ 超前”或 “ 滞后”脉冲送入环路滤波器，最终输出控制信号去控制数 控振荡器 ( d c o) ，使本地时钟的相位提前或滞后，最终使环路进入锁定状态。 积分电路可以通过可逆计数器实现。具体的思路是:使用本地的高速时钟作 为计数时钟，通过输入码元是 1还是 0控制可逆计数器的方向。在输入码元为 1 时，可逆计数器