（电路与系统专业论文）garfield5芯片中的信号完整性分析.pdf

摘要 摘要 随着工艺进入深微米，信号完整性问题，包括由互连耦合电容引起的串扰噪声，电流流过电 源地两络产生饷直流龟压僻_ 吨流密度越高引起的屯迁移_ 芑盔唰嘲l 面1 _ 艺和以下工艺超大规 模集成电路( v l s i ) 物理设计的正确性产生重大影响。很明显，信号完整性分析已经成为整个后端设 计流程的重要组成部分。我们越早分析和预防这些深亚微米出现的寄生效应，设计循环的次数就越 少，产品的设计周期也就越短。目前，v l s i 物理设计都是由e d a 工具辅助完成，尽管这些工具很 多都带有信号完整性( s i ) 分析引擎，但是仅仅依靠使用工具来达到信号完整性问题收敛需要较多的循 环次数，在此基础上研究出更加快速的信号完整性收敛方法对芯片达到快速设计收敛有着重大的意 义。 本文主要研究集成电路( i c ) 物理设计中信号完整性问题的快速收敛方法。通过理论和实验两 个方面分析影响信号完整性的诸多因素，在总结前人研究成果的基础上提出了更为完善的信号完整 性控制流程，包括串扰的预防、分析和快速修复的方法，以及采用a s t r o r a i l 对电压降和电迁移的分 析和控制。然后把本文提出的信号完整性控制流程应用于0 1 8 u m 工艺下g a r f i e l d 5s o c 芯片物理设计 流程中。采用本文提出的串扰驱动的流程，静态噪声超过闽值电压v d d * 2 5 的连线的数量比非串扰 驱动的流程减少了7 5 ，串扰延时a d e l a y 的绝对值大于0 0 1 的连线数量减少了8 0 ，大大减少了后 面修复串扰的t 作量。采用本文提山的第三种修复方法对串扰噪声进行修复，非串扰驱动下修复次 数为6 次，串扰驱动下为3 次。实验结果验证了该控制流程可以大量减少由于串扰引起的设计违规， 减少修复的迭代次数，加速信号完整性收敛，最终消除信号完整性对芯片性能、功能的影响，在更 短的时间内达到时序收敛和设计收敛。采用s y n o p s y s 公司的工具a s t r o r a i l 对直流电压降和电迁移进 行分析，最大直流电压降控制在1 4 3 0 5 3 m v ，是c o r e 电源电压的7 7 ，而电迁移也没有违规。 关键字： 信号完整性，串扰，直流电压降，电迁移 东南大学硕士学位论文 a bs t r a c t s i g n a li n t e g r i t yi s s u e s ，i n c l u d i n gc r o s s t a l kn o i s ea n dd e l a yd u et oi n t e r c o n n e c tc a p a c i t i v ec o u p l i n ga s w e l la ss i g n a lt i m i n gv a r i a t i o n si n d u c e db yp o w e ra n dg r o u n dn o i s e ，h a v eb e g u nt op l a yak e yr o l ei nt h e v l s ip h y s i c a ld e s i g ni no 18m i c r o nt e c h n o l o g ya n db e l o w i th a sb e c o m ei n c r e a s i n g l yc l e a rt h a ts i g n a l i n t e g r i t ya n a l y s i sm u s tb ea l li n t e g r a lp a r to ft h ep h y s i c a ld e s i g nf l o wt oe n s u r eq u a l i t y t h ee a r l i e rw e b e g i nt h ea n a l y s i s ，c o r r e c t i o na n dp r e v e n t i o ni nt h ed e s i g nc y c l e ，t h ef e w e rt h ei t e r a t i o n s ，a n dt h el e s se f f o r t n e e d e di nr e d e s i g n n o wt h ep h y s i c a ld e s i g no fi n t e g r a t e dc i r c u i t si sc o m p l e t e db yu s i n gt h ee d at 0 0 1 a l t h o u g hs u c ht o o l st h e m s e l v e sa r ei n t e g r a t e dw i t ht h es ie n g i n e ，w h i c hi sv e r yu s e f u lt oc o n t r o lt h es i g n a l i n t e g r i t yi s s u e s ，i ti sn o te n o u g ht oa c h i e v et h es ii s s s u e sc l o s u r eq u i c k l y p u t t i n gf o r w a r dam o r ef a s ts i c o n t r o lf l o ww i l lm a k eg r e a tc o n t r i b u t i o nt oa c h i e v ed e s i g nc l o s u r eo fo u rs o cc h i pa sq u i c k l ya sp o s s i b l e t h i sp a p e ri sc o n c e m e dw i t ha c h i e v i n gs ic l o s u r ef a s t e rt h a nb e f o r ei ni cp h y s i c a ld e s i g n f r o mt h e p o i n to fv i e wo ft h e o r ya n de x p e r i m e n t s ，w ea n a l y z et h ef a c t o r st h a ti n f l u e n c et h es i g n a li n t e g r i t y b a s e do n t h em e t h o da n dt h ef l o wo fs i ，w h i c hh a v ei n t r o d u c e db yo t h e r s ，w ep r o p o s e dam o r ep e r f e c tf l o wt o c o n t r o lt h es ii s s u e s t h i sp a p e r m a i n l yd i s c u s s e sap e r f e c tf l o wo fh o wt op r e v e n t ，a n a l y z ea n df i xt h e c r o s s t a l ko f g a r f i e l d 5s o cc h i pi np h y s i c a ld e s i g n b yt h ee x p e r i m e n t sw ef i n di f w ea f f i l i a t eo u rs i g n a l i n t e g r a l i t yc o n t r o lf l o wi n t ot h ep h y s i c a ld e s i g nf l o w , t h eo u to fl i n ed e s i g n sc a u s e db yt h es i g n a li n t e g r a l i t y p r o b l e mw i l lb er e d u c e dag r e a td e a l ；t h ei t e r a t i v et i m e st os i g n a lr e s t o r ew i l lb ed e c r e a s e d ；s p e e do fs i g n a l i n t e g r a l i t yc o n v e r g e n c ei sa c c e l e r a t e d ；a tl a s tt h es i g n a li n t e g r a l i t yi n f l u e n c et ot h ec h i pp e r f o r m a n c ew i l lb e e l i m i n a t e d ，a n dt h et i m i n gc l o s u r ea n dd e s i g nc l o s u r ew i l lb eg o ti ns o o n e rt i m e w ea l s oa d d r e s sh o w t o a n a l y z ei r - d r o pa n de l e c t r o m i g r a t i o no ft h ec h i pb yu s i n ga s t r o - r a i l f u r t h e r m o r e ，t h ea n a l y s i so fi r - d r o p a n de l e c t r o m i g r a t i o nw i l lg r e a t l yi n s t r u c tt h ed e s i g no fp o w e rs u p p l yn e t w o r ka n dt h el a y o u to ft h es i g n a l l i n e k e y w o r d s ： s i g n a li n t e g r i t y ，c r o s s t a l k ，i r - d r o p ，e l e c t r o m i g r a t i o n 学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成 果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表 或撰写过的研究成果，也不包含为获得东南大学或其他教育机构的学位或证书而使用过 的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并 表示了谢意。 研究生签名：垂亟墓日期：兰! ! 竺：兰多研究生签名：圭堕璺墨日期：兰! ! 竺：兰夕 关于学位论文使用授权的说明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交的学位论文 的复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的 内容和纸质论文的内容相一致。除在保密期内的保密论文外，允许论文被查询和借阅， 可以公布( 包括刊登) 论文的全部或部分内容。论文的公布( 包括刊登) 授权东南大学 研究生院办理。 研究生签名：圭限基导师签名： ，。一耵 日期：中0 。 ， 第一章绪论 1 1 背景 第一章绪论 支持脖尔定律的光刻和i c 制造t 艺不断进步，意味着片上特征尺寸的下断缩小。这种缩小产生 两个深远的影响首先，芯片门数不断增加以至r 住同样成本、同样尺寸的芯片上可吼有更强的 功能。第。，当门的沟逆妊度减小时，门的开，芙时间减少。短的开黄时间意味着输出驱动器的上州 时间变短，时钟频率可以更高，然而随着上升时间的变短，所有与信号完整性相关的问题都变得严 重起来。 信号完整性是指信号未受到损伤的种状态，它表示信号质最和信号传输_ l 亓仍保持止确的功能 特性。良好的信毋完饕性是指在需要时信号仍能以止确的时序和电压电平值作出响应。影响信号完 整眭的闶素土要有三个：串扰( c r o s s t a l k ) 、直流电压降( i i t d r o p ) , # l 电迁移r e l e c t r o m i g r a t i o n ) 。 互连耦合电弈引起的串扰噪声对电路的功能用j 性能会有制约作用。连线上信号拄生跳变将便邻 近的静态f ；号产生毛刺，使邻近的跳变信号延时发生变化，从而导致芯片发生逻辑错_ i 吴_ l 性能变差， 这就是串扰效应。因为在01 s u m t 艺f ，连线与连线之间的耦台电容已经远大r 互连和 十底之间的 寄生电容，连线总的耦台电辑占据土导地位。圈l + 1 分圳显示了07 “m 工艺和01 8 u m1 。艺金属互联 线的3 - d 视图。通过对比可以发现在o7 p m 艺时，金属连线相对扁平( 连线厚度远小丁连线宽度) 在0 1 8 r i mj 艺时，由下最小线宽不断地按比例缩小，而相比之r 金属线厚度变化较小，导致连线厚 度a 于连线宽度。 幽1 1 0 7u m 和0 1 8u mj 艺互联金属线3 d 视图对比 在每个芯片中，从压焊块( p a d ) 到芯片内部，有个分布式电源嘲络，田为连线上有电阻，每个 单元的实际l 作电压小于理论上的丁作电压。在_ r 艺进入超深微米时琏线电阻变大，电流从电 源p a d 流入，经过i h 源网络加载到每个基本单元上，流经电源线上的电流在电源线两端产生电压著， 返就是直流电压降。每个单元的电源端到电源p a d 的距离不同，因此到不同单元的电压降不同，从而 到逃栅极的电压减小，影响器件的正常1 作。研究表明，源电压与延时是成正比例关系的，源电压 每减少】o ，延时将增加1 0 。不同单元的m 压降不同，不仪使各基本单元的工作电压不同，而且导致 下一个连接单元的栅电压减小，电源线的噪声存限降低。压降效应会增人时钟网络的时钟扭斜( s k e w ) ， 从而减小数据的保持时间，或者台增大信号的时钟扭斜，减小信号的建立时间。这都会造成数据信号 的传输延迟和电平不可预测，导致数据传输错误。随着t 艺发展，器件几何尺寸变小，电源和地导线 东自 m l 学位论空 的阻抗丰对增加爪降效麻对芯片的时序平可靠性影响会更人。 除了电j 书降以外，电源网络迕线上所能承受的l a 流能力也是啦源设计中必须加以考虑的问题。 随着设汁进入深微米，迕线l h 阻变人，连线上的电流变人。对j 作为且迕线的金属层米说，在一 定的制造i ：艺r ，任它l 面所能允r 流过的最人- u 流是肯定的限度的，否则过大的电流将会导致 金膨连线熔断，导致芯片失效。这种现琢称之为电迁移。 咀迁移常常丧现出经过段时问后芯片有时序或功能的错误。如果芯h 巾的菜一根连线是唯一 的，那么当发牛电迁移问题以后会导致整个芯片的功能失效。如果一些连线本来就 f 冗余设甜的 考虑，例如l u 源网络，当发生电迁移问题后其中f n 部分连线会断升，而其它部分的进线就会承 受较人的瓜d r o p 问题。如果田为电迁移而导致了线蹄间的短路，那就是牡个芯片的火效。盘属锅连 线款1 【u 迂移的情况如i 划】2 所示。 翊。勇苎 i 鼍翟 倒1 - 2 芯片内部金属连线电迁移示意斟 1 2 信号完整性问题的现状和挑战 当设计进入超渫弧微米，电源电胨逐步降低引起嵘声容限变小，特征几叫的缩小引起互连耦 叱容的变大，更高的电流密度导致电迁移现象，更高的u 寸钟频率引起电源和地电压的波动，这样， 不仅对设计者提山更高的耍求，对政计方法和设计i 具也提了斩的挑战。传统的设汁流稗都灶在 物理设计的最后阶段对信号完整性问韪进行检卉、修复和验证。这种方法在观察纠止一验证之问 反复循环多次才能达到信呼完整性收敛，这样导致芯片的醴计周j w 变k ，成本提高。我hj 不雨可能 执行多次产品创建、测试、再设计的循环过程丁。如粜信号完整性问题不能从产龋的开始刘设训完 成前认真加咀解冼，产品将无法正常j 、作。如果能砷：蹬计的早j 目对信5 ；完警性问题进行分析，预防 将使城后的修复次数大人减少，从而缩短设计阁删，也提高了砬计的【e 确性。 口时，l h c h e n 已经对系列信号完粘性问题进行丁建模，提出了进行准确估计信号完整性问 题的算法”i om u r a l | r b c c e r 提出了婀种在布线之前根据捌塞( c o n g e s t i o n ) 提取互连参数和耦台电蒋 米对串扰啭卢进行预测的方法jc a l i b r a t i o n 方法, 1 p r o b a b i l i s t i c 方法。实验证明丁这两种方法的准确 性- t 1 4 f 技性，刚这些模l q 作为噪声预防算法的输入矢龄 i 指导详细布线。 如今，s y n o p s y s 公司推出了摹r 信号完帮性问题的蹬计士流f f 。，如斟i - 3 所示”1 。这套流程可以 解块芯片物理设计中的信号完整性问题，使其达到收敛，而且山丁都足使州s y n o p s y s 公司的e d a j 2 且，对r 数据交且，l 艺支持，有效防j f 信号完整眭问题都有好处。但是仅仅围绕流科目i 使h j t 具 第一章绪论 优化的效果并不是很好，实验证明，这个流程修复信号完整性问题所需较多的循环次数。如果能在 此基础上研究出更为快速的信号完整性收敛方法，完善我们的后端设计主流程将对加快s o c 芯片的 物理设计周期有着重大的意义。 图1 - 3 信号完整性问题控制流程 1 3 诊寸的丰雾- v 作和结构榧椠 本文的重点是研究出快速达到信号完整性收敛的方法，加入至l j s y n o p s y s 公司推荐的主流程当中， 完善基于d e s i g nc o m p i l e r + p h y s i c a lc o m p i l e r + a s t r o + p r i m e t i m es i 的物理设计主流程。 本章简单介绍了深亚微米、超深亚微米工艺物理设计中信号完整性收敛的重要性以及i c 物理设 计中的挑战从而引出课题研究的理论意义和实用价值。 第二章对影响信号完整性的各种因素进行分析。影响信号完整性的因素有很多，依据各种因素 的重要性，选择了最主要的三个因素进行分析：串扰、直流电压降和电迁移。 第三章提出深砸微米、超深亚微米工艺物理设计中串扰的控制方法，包括串扰的预防，基于串 扰的静态时序分析方法和串扰的儿种快速修复方法。还讨论了采用a s t r o r a i l 分析影响信号完整性的 另外两个重要的因素：直流电压降和电迁移。 第四章把我们研究出的信号完整性的控制流程应用于0 1 8 u m s e 艺下g a r f i e l d 5 芯片物理设计流 程中。实验数据验证了该控制流程可以大量减少由于串扰引起的设计违规，减少修复的迭代次数， 加速信号完整性收敛，最终消除信号完整性对芯片性能、功能的影响，在更短的时间内达到时序收 敛和设计收敛。 第五章是总结和展望。 3 东南大学硕上学位论文 第二章信号完整性概述 信号完整性是指信号未受到损伤的一种状态，它表示信号质量和信号传输后仍保持正确的功能 特性。良好的信号完整性是指在需要时信号仍能以正确的时序和电压电平值作出响应。影响信号完 整性的因素主要有三个：串扰、直流电压降和电迁移。本章从理论和实验角度对这三个因素进行分 析。 2 1 串扰( c r o s s t a l k ) 概述 由于互连耦合电容的存在连线上的信号跳变对相邻的连线产生不期望的影响就是串扰噪声。发 射噪声的点称为干扰点( a g g r e s s o o ；受邻近的一个或几个点影响，被注入噪声的点称为受扰点 ( v i c t i m ) 。特征尺寸的不断缩小和互连密度的增加，加上金属层的增加，导致金属和穿孔电阻变大， 使得v l s i 互连耦合电容的比例大大增加。另外方面，为了提高电路性能更多地使用容易干扰和和 受干扰的电路结构( 如动态逻辑) 一j 一加上低电源电压的使用，噪声容限大大降低，导致注入的噪声 增加，同时更小的时钟周期表明更容易受延时变化的影响。这一切使得串扰噪声已经成为如今芯片 设计的一个关键问题。 串扰影响电路性能表现在：首先，它使受扰线产生毛刺，当毛刺足够大时会在时序元件上发生 逻辑错误，这就是所谓的功能噪声( 如图2 1 ( a ) 所示) 【4 】；其次，当干扰线和受扰线在相同方向发 生跳变，引起跳变时间变短，当干扰线和受扰线在相反方向发生跳变，引起跳变时间变长，这就是 延时噪声( 如图2 1 ( b ) 所示) ，严重影响到电路的时序性能。 l t 2 1 ( a ) 功能噪声示意图图2 1 ( b ) 延时噪声示意图 为了分析串扰效应，我们假设有两根平行的连线，一根为干扰线，另一根为受扰线，如图2 2 所示【5 】： 4 第二章信号完整性概述 图2 2 干扰线和受扰线模型 图中， 如为干扰点驱动的有效电阻，如为受扰点驱动的有效电阻，弓删为干扰点连线的集总电 阻，弓栅矿为受扰点连线的集总电阻，c 删为干扰点连线对地的集总电容，c f f 肿y 为受扰点连线对地 的集总电容，为干扰点的扇山负载( 该n e t 驱动的所有门的电容) ，q 删y 为受扰点的扇出负 载( 该n e t 驱动的所以门的电容) ，e 为连线间的集总耦合电容。 假设匕为噪声峰值电压，屹为电路供电电压，使用e l m o r e 模型可以得到较为精确的计算公式： 以：一一j 鳌垡丛生一 ( 2 1 ) 。p 叫( 如+ 局删) ( e + c f 删+ c f c 喇) + ( 髟y + 局删) ( e + c 妇矿+ c f 删矿) 、 使用叠加逼近算法来分析串扰导致的延时不确定。其造成的最大延时变化为 a r m 。= 巧h ( 2 圪屹+ 1 ) ( 2 - 2 ) 其中的t 为 0 = ( 墨咖+ 墨砌，y ) ( e + g 朋y + c - ，n 耐y ) ( 2 - 3 ) 分析式( 2 1 ) ，( 2 2 ) ，( 2 3 ) ，我们得出影响串扰噪声的冈素有： ( 1 ) 金属导线间耦合电容的大小所占分布 电容的比例；( 2 ) 干扰点和受扰点的跳变方向； ( 3 ) 并行金属导线的长度；( 4 ) 干扰点和受扰点 的驱动、负载。下面分别对这儿个因素进行分析。 2 1 1 深亚微米下的耦合电容 在深微米集成电路中，互连电容的建模是个艰巨的任务。互连电容取决于它们的拓扑，与相 邻连线之间的距离，连线和连线之间的隔离等。图2 3 1 6 】给出了电容的各个组成部分，连线和衬底之 间的对地电容( g r o u n d e dc a p a c i t a n c e ) ，在过去占据主导作用，但是随着工艺的发展，它的值在不断 变小，不再占有主要作用。相同金属层之间的电容叫侧电容( l a t e r a lc a p a c i t a n c e ) ，它是耦合电容的主 要部分，静态噪声和动态噪声主要由于它的存在而产生。侧电容正在随着特征尺寸的不断缩小而增 加。另外两种电容分别是边缘电容( f r i n g i n gc a p a c i t a n c e ) 和面积电容( a r e ac a p a c i t a n c e ) 。前者是在交 叉连线的表面和边缘产生的，后者是不同金属层之间的耦合电容。这两种电容都是耦合电容的组成 部分。 5 东南火学硕十学位论文 对地电 图2 3 电容的各个组成部分 耦合电容在不断地增加，而对地电容则在慢慢变小。总的趋势如图2 - 4 【6 1 所示。由侧电容、面积 电容和边缘电容组成的耦合电容正在随着线宽的缩小超过对地电容。在0 1 3 u r n 工艺设计中的一个节 点的线电容有7 0 是耦合电容。 ( u m ) 图2 - 4 耦合电容、对地电容和总的电容 从式( 2 - 1 ) ，( 2 2 ) ，( 2 3 ) 可以看出，耦合电容比例上升，匕和乞。都相应变大，说明耦合电 容对静态噪声和动态噪声都产生了影响。而电容的计算表达式为： c = 6 0 6 s d ( 2 4 ) 式中e o = 8 8 5 x 1 0 。2 库仑2 牛顿x 米2 为真空介电常数，s 为相对介质常数，与具体物质有关，此处一 般为硅，s 为两连线间有效面积，d 为连线间距离。分析式( 2 4 ) ，我们可以发现，加大连线间距或者 采用较低介电常数的金属连线可以降低耦合电容，从而减少串扰静态噪声和动态噪声。 2 1 2 跳变方向对延时的影响 由于深亚微米连线的耦合电容已经占据主导地位，我们在计算延时的时候必须把耦合电容考虑 进去。图2 - 5 6 1 给出了真实的延时计算模型，其中对地电容包括了连线自身的电容，扇出电容，和对 6 第二章信号完整性概述 衬底电容。耦合电容包括了侧电容，面积电容和边缘电容。由于耦合电容存在在相邻连线之间，延 时表达式不光是目标连线的函数，也是相邻连线的函数。 图2 5 连线之间的耦合电容 5 现在假设两条并行连线如图2 6 所示，他们之间的耦合电容是c 。，为了简化问题，忽略连线屯阻， 定义n n l 为干扰线，n e t 2 为受扰线。 当n e t l 上信号不发生变化时，n e t l 相当于接地，假设n e t 2 上总的 电容为c l ，则 c = c 删+ c 。 ( 2 - 5 ) 当n e t l 和n e t 2 朝相同方向发生跳变时，n e t 2 不需对耦合电容充电，所以 c 工= c 鲥。 ( 2 - 6 ) 当n e t l 和n e t 2 朝相反方向发生跳变时，n e t 2 必须对2 c 。进行充电，所以 c 三= c 删+ 2 c 。 ( 2 7 ) 综上所述，n e t 2 上总的电容还取决于n e t l 的跳变情况，也就是n e t 2 的延时和n e t l 的跳变情况有 关。当相邻的连线不只一条时，情况变得更加复杂，例如，n e t 3 * 1 n e t 2 、n e t 4 耦合，将有9 种跳变情 况。c ，将有3 2 个值。如果有胛条连线耦合，将有3 ”种情况。正是因为有各种组合情况，深亚微米 连线的延时才变得难以估计。 ：= 图2 6 耦合电容对延时的影响 2 1 3 并行连线长度对串扰的影响 分析式( 2 1 ) 可以看出：并行连线的长度对名和k 。同样存在很大的影响。实验证明：并行 7 东南走m j i 学位论女 连线越，串扰噪声越人如h2 - 7 所示。不同i 艺r 串扰啦声受并行k 度的影响不同，01 8 u m j ：z 比0 2 5 u r nl 艺人。因为如果串扰噪声超过3 0 p 岛，些逻辑单元的输入端将发生翻转。所以 要计连线长度规定撮大k 度来预防串扰噪声：01 8 u r ni 艺f 一般并行连线长度不超过2 2 0 0 u m ， 02 5 u r n1 艺不超过4 0 0 0 啪。 l 。* m - n i # l - 二- ；hj 订两王l 博 1 童1 1 崩 h 三副l 俐h 井砷一l 盼 i i i i i i i l i t i ti i 出l i 上。 。曲。焉圊哑l 竺 幽2 7 小同1 艺迕线对串扰噪声的影响 r 面设计了个实验( a ) 两根井? = 1 i _ 连线比空l i j 9 0 0 l t m ，间距为0 18 岬l 艺下蛀小间距o2 8 9 m _ f 二扰点进线的驱动为受扰点连线的6 倍，扇出各为2 。( b ) 在上述实验基础上在9 0 。p m 的连线中 3 0 0 i t m 、6 0 0 u m 两处加入了倒相器。通过h s p l c e 仿真得到的波形如剀2 培所示： 悸一 幽2 - 8 并行连线长度对串扰的影响 从jn 中叮以看到加入两级的倒相器后，电路受到串扰的影响明显减小，串扰噪声造成的毛 刺其峰值电压柑比原来人人碱小，而由于串扰噪声造成的迕线延时增加的情况也得到明显的改善。 2 1 4 十扰点和受扰点的驱动、负载对串扰的影响 从式( 2 - i ) 可咀看出除上面儿点w 素以外，很多素也会对串扰嵘声的产生、噪声的夫小以及 其对电路损害的榉度产啦至芙重要的影响，土要还订干扰点、受扰点的驱动和负载，以及干扰信号 跳变时间( t r a n s i t i o nt i m e ) 。 第= 章信号完整性概述 我们看下面这个实验；考虑两根并行的连线，k 度l 为2 0 0 p m ，间距为03 9 m 。实验根据干扰 点连线和受扰点连线的驱动，负载和输入信号的跳变时间分为四种情况： ( ”受扰点连线的驱动为1 x ，干扰点的输入信号上升时间为02 n s ，并考虑v i c t i m 的扇土i ( f a n o t r t ) 为2 、4 、6 、g 和1 0 五种情况： ( 2 ) 受扰点连线的驱动为1 x ，干扰点的输入信号上升时间为ol l a s ，其余同上： ( 3 ) 受扰点连线的驱动为2 x ，干扰点的输入信号上升时间为0 2 n s ，其余同上； ( 4 ) 受扰点连线的驱动为2 x ，干扰点的输入信号上升时间为0l n s ，其余同上。 该实验主要米分析受扰点受干扰点干扰而产生静态噪声的情况，经过h s p i c e 仿真得到的结构 如圈2 - 9 所示，对结果进行分析可以得到以下结论： 1 干扰点的上升或下降时间越小，则对受扰点的干扰越大，产生的静态噪声其电压值越高，在实 验中可以看到，是大的毛刺电压达到3 7 5 m v ，达到了工作电压18 v 的2 0 之多。在大规模的 集成电路中报可能存在比之更长的井行连线，加之更加复杂的信号跳变情况，串扰的威胁可 能更犬； 2 受扰点的驱动能力越弱，则该点越容易受到干扰。在我们的实验中，相同的跳变时间情况下， 驱动为1 x 的受扰点连线的毛刺电压比驱动为2 x 的受扰点连线大4 79 e 俨7 2 9 ； 3 驱动相同且跳变时间相等的情况下，受扰点负载的变化同样会对静态噪声产生影响。从图中可 以看出扇出为1 0 的情况f 毛刺电压比扇出为2 的情况f 太出2 88 0 3 7 6 ， 一4 0 0 ；舞 2 5 0 置2 0 0 1 潲 ；5 。0 图2 - 9 干扰点、受扰点的驱动和负载变化对串扰的影响 2 2 直流电压降( i r - d r o p ) 概述 直流电压降是指出现在集成电路中电源和地网络上电压下降的一种现象。集成电路通常会假设 在芯片内的电源为理想电源，它能在瞬间给芯片上的所有门单元他包括宏单元愎供足够大的电流从 而使芯片上的电压保持为统一的值。实际上，电流流经一条有电阻的导线时会产生欧姆电压降，从 而降低了信号电平。这在电源分布网络中尤为重要，因为那里的电流根容易达到安培级。 现在考虑一条长2 e r a 的或g n d 线，其每u m 宽度的电流为l m a 。假设该导线每啪宽度的 电阻等于1 触。一个l m a l u m 的电流降导致1 v 的电压降。这一供电电压的值的改变将降低噪声容 限，电路各点的逻辑电平与离开电源端的距离有差。如图2 - l o ”呻把一个离电源和地都很远的反相 蓼 东南大学硕士学位论文 器连到一个接近电源的器件上。由于电源地线上承电压降引起的逻辑电平差很可能使品体管m 处 于亚闽值区。这可能引起预充电的动态节点x 意外放电，或者如果连接的门是静态的，则有可能引 起静态功耗。总之，来自片上逻辑和存储器以及i o 引线上的电流脉冲会造成电源分布网络的电压 降摸着是片上电源噪声的主要来源。除了造成可靠性问题外，电源网络的瓜下降会影响系统的性能。 因为1 0 的压降引起1 0 的延时。 i 图2 1 0 电源地线上的电压降降低了噪声容限 针对某一个门分析其供电网络上的直流电压降，等效电路如图2 1 l 嘲所示： v 1 g n d r 1v 2r 2v 3 r nv nr n + l 图2 1 1 电源分配示意图 电阻r 1 、r 2 、r n 是电源网格v d d 上的等效电阻值，g 1 、g 2 和g n 是连接在电源和地之间的逻辑门 单元，它们合起来构成了一个常见的电源分布网格。理想情况下，v 1 至i j v 3 、v n 都被认为是相等的， 都为v d d ( 相对的地电压都为o ) 。实际上，电源网格上的真实的电阻值并不是0 。例如：当有开关动作 时，逻辑门单元g n 的电源处的电压不可能是理想的v d d 值，而要比v d d 的值小。从外部电源流到 g n 的电流会经过整个电源分布网络。这样，当有大小为i 的电流通过大小为r 的等效电阻时，将导致 v = i r 的电压降。假设逻辑门单元g n 的电源p a d 处的电压为v d d ，g n 所消耗的电流为，。安培，而其 它逻辑门单元的电流都为0 ，电流，。通过电源网格从外部电源流向g n 。那么逻辑门单元g n 处的v d d 上的直流电压降就是： i r d r o p a 。= l ( 墨+ 恐+ + 瓦) ( 2 - 8 ) 因此，s o c 设计中的每一个单元的电流都会对设计中的其它逻辑门单元造成不同程度的直流电 压降。如果连接到金属连线上的单元同时有翻转动作，那么因此而导致的直流电压降将会很大。假 定图中g l 到g n 的瞬态电流分别为，1 到，。，那么在g n 处的直流电压降就是： i r d r o p c 。= ( + 厶+ + 厶) 墨+ ( 厶+ + l ) r + + l 兄 ( 2 - 9 ) i r d r o p 可能是局部性的，也可能是全局性的。当相邻位置的一定数量的逻辑门单元同时有翻转 动作时，就引起局部的i r d r o p 现象。而电源网格某一特定部分的电阻值特别高时也会导致局部的 1 0 第二章信号完整性概述 i r d r o p 。而当芯片某一区域内的逻辑动作导致其它区域的i r d r o p 时，称之为全局现象。一般来说， 当电源网络中的电流大致相等时，从芯片中央到芯片的边缘，各个潜在的i r d r o p 会构成一圈圈的圆 环，而芯片中心部分的潜在取d r o p 最大。瓜d r o p 的公式说明了设计中的不同的逻辑门单元在不同时 间进行逻辑翻转的重要性。如果所有的单元都在同一时间翻转，那么因此而引起的局部和全局的 瓜d r o p 将会特别大。然而，设计中的某些部分的同时翻转又是非常重要的，例如时钟网络和它所驱 动的寄存器，在一个同步设计中，他们必须同时翻转。因此，一定程度的 r - d r o p 是不可避免的。式 2 8 和式2 9 同时也说明了平均i r d r o p 和峰值i r d r o p 之间的区别。如果n 个门同时翻转，则g n 上的 i r d r o p 如前面的式2 9 给出的那样，这是g n 上的峰值m d r o p 。芯片上任何地方的峰值i r - d r o p 要比均 值i r d r o p 可能大的多。但随着s o c 芯片的面积和集成度的逐步增大， 在一个很大的s o c 中很多门单 元同时翻转的概率在急剧减小，峰值i r d r o p 与均值取d r o p i e 逐步趋于一致。但是，进入到深亚微米 时代，由于器什的泄漏电流的增大，i r d r o p 已经不仅仅和电路的翻转情况有关，静态电流同样能引 起很大的瓜d r o p 。 2 3 电迁移( e l e c t r o m i g r a t i o n ) 概述 随着芯片集成度的提高，互连引线变得更细、更窄、更薄，因此其中的电流密度越来越大。在 较高的电流密度作用下，互连引线中的金属原子将会沿着电子运动方向进行迁移，这种现象就是电 迁移。电迁移能使集成电路中的互连引线在工作过程中产生断路或短路，从而引起集成电路欠效， 其表现为：在互连引线中形成空洞，增加了电阻；空洞长大，最终贯穿互连引线，形成断路；在互 连引线中形成晶须，造成层间短路；晶须长大，穿透钝化层，产生腐蚀源。 导致金属电迁移问题的主要原因是金属的长期损耗和金属本身的焦耳热原理。从某种特定意义 上来说，电迁移是芯片金属互连线长期损耗的结果。焦耳发热是指由于很高的交流电流而导致金属 连线某一特定段发热过大。为了减小电迁移的影响，某一特定层的金属连线常常用多层不同材料的 金属线以一种三明治的结构加以构造。一般额外的连线层，通常是三明治结构中的最上层和最下层， 有更强的抗电迁移能力，能够帮助整个金属连线不至于全部断掉。由于电迁移是一个长期损耗的累 积结果，那么一段金属连线的电迁移的危险程度常常用流过这段连线的一定时间内的平均电流来加 以测量。 东南人学硕士学位论文 第三章信号完整性控制流程 通过第一章的分析可以看到深亚微米工艺条件下物理设计中信号完整性问题的控制对于整个后 端设计的收敛具有非常重要的意义，第二章我们对影响信号完整性的主要因素进行了分析和总结。下 面将重点介绍在整个后端设计流程中对信号完整性问题( 主要包括串扰、直流电压降和电迁移) 进行 预防，分析和修复，最终达到信号完整性收敛和设计收敛的方法。 3 1 串扰控制流程 随着工艺进入深亚微米，晶体管特征尺寸不断缩小，工作频率火幅度提高，由连线间耦合电容引 起的串扰噪声会产生大量的时序违规和逻辑错误，严重影响到芯片的信号完整性。在传统设计流程中 详细布线( d e t a i lr o u t i n g ) 之后才对串扰进行分析和修复( 如图3 1 ) f 2 】。因为只有在布线之后，连线 的拓扑和相对位置确定下来，才能进行准确的寄生参数提取和串扰噪声( 包括静态噪声和动态噪声) 的分析。 布局规划& 标准单元布局 兰 布线之前时序优化 & 时钟扭斜优化 蔓 布线和参数提取 j 噪声分析 图3 1 传统的噪声分析 分析噪声的工具通常使用干扰驱动单元和受扰驱动单元的线形模型来对噪声进行分析，并且通过 利用简单的互连模型分析方程或者通过简单的分析技术来取得受扰线接收单元的输入端注入的噪声 脉冲。这些工具也使用时序窗口和电路中的逻辑约束来决定哪些干扰线可以同时开关，从而降低悲观 程度。如图3 2 所示1 2 】，干扰线的接收端的噪声输入来源是从不同的干扰点注入的噪声和传播过来的 噪声的线性叠加。接收单元的噪声容限通过噪声失效标准曲线米体现。这个噪声失效标准曲线也是通 过一些电路失效标准来产生的。最简单的噪声失效标准曲线是设置最大噪声阈值电压。 1 2 第三章信号完整性控制流程 图3 - 2 布线之后的噪声分析 如果不在深亚微米物理设计的早期对串扰进行预防，到设计后期进行修复的连线数量将非常惊 人，在如今的高性能高密度设计中已经达到几千条。如果在布线之后采用增加驱动，加大连线间距和 插入缓冲器等降低噪声的技术需要对整个设计进行重新布线。而且重新布线会造成之前稳定的连线有 可能不再稳定。所以布线之后的大规模噪声修复非常不利于信号完整性收敛，大大延长了设计周期。 如果在设计早期对串扰进行预防，修复的工作量将大大减少，从而快速达到信号完整性收敛，最终达 到设计收敛。 本章将重点阐述在s o c 芯片物理设计的每个阶段对串扰进行预防，分析和修复的方法。这些方法 是在s y n o p s y s 公司提出的s i 驱动的物理设计流程的改进，把自己写的t c l 脚本做成的小工具加入到这 个流程当中，实现物理设计的全部自动化，并且达到了更快的信号完整性收敛。 3 1 1 串扰的预防 我们采用的o 1 s u m 工艺下的后端设计流程和工具如图3 3 所示，冈为所用到的工具都是s y n o p s y s 公司推出的，所以非常方便数据的交互，而且这些工具都是支持新工艺的，新的工艺在成本和性能方 面具有明显的优势，在g a r f i l e d 芯片即将量产的今天，采用新工艺是必然的。更为重要的是这个流程 可以有效防止信号完整性问题。 3 1 1 1 用d e s i g nc o m p i l e r 进行逻辑综合阶段的串扰控制 逻辑综合的过程就是把经过逻辑验证的r t l 级代码作为输入，输出后端所需要的门级网表的过 程。综合工具自动把h d l 语言所描述的设计转换成真正的逻辑电路的同时还能进行电路面积和电路 速度的优化。实验证明，在逻辑综合的时候也可以有效防止串扰效应。 首先，在不考虑串扰影响的情况下，我们进行综合的时候设置s e t d r i v e0 【a l l _ i n p u t 】和 s e ti n p u tt r a n s i t i o n 来防止d r c 错误。这两条命令表示输入电压的驱动电阻为0 ， 如图3 4 所示。在p r i m e t i m es i 中进行串扰分析的时候，这样设置会导致很强的干扰信号。 1 3 东南大学硕士学位论文 熏 图3 3 后端设计流程 图3 4 对输入端口设置跳变时间 如果我们采用s e t _ d r i v i n g _ c e l l l i b _ c e l l 命令来对输入端口进行设置，就可以避免上面 的情况，如图3 5 所示。 图3 5 对输入端口设置合理的驱动单元 其次是设置合理的最大跳变时间。连线跳变的时间称为敏感时序窗口( s e n s i t i v et i m i n gw i n d o w ) ， 很明显，连线的跳变时间越长则敏感时序窗口就越大，那么对于受扰点来说越大的敏感时序窗口意味 着更大的受到干扰的儿率。为了避免这种情况，我们设计最大跳变时间( m a xt r a n s i t i o n ) 为一个合适 的值，其主要的目的就是控制受扰点的敏感时序窗口，以便减小串扰的影响。在设置的值的时候，还应 该要注意到，该值的大小对设计的面积和功耗会产生一定的影响。最大跳变时间的值越小，那么面积 和功耗越大。因此，设置该值的时候不仅仅要做到对串扰的良好控制，还要同时注意面积和功耗增大 1 4 第三章信号完整性控制流程 的程度，做到三者之间的平衡，具体的数值可以通过实验的结果进行选择。 第三是不使用弱驱动的单元。受扰点的驱动越弱，串扰噪声对其的影响越大。并且，弱驱动能力 的单元对负载的变化十分敏感，负载微小的变化就会导致单元延时剧烈的变化。因此，这些单元都是 潜在的延时不确定性的根源。延时的不确定会导致连线的敏感时序窗口增大，上面曾讲到过，受扰点 敏感时序窗口越大，那么受到串扰