（电路与系统专业论文）基于微处理器应用的低功耗存储器设计[电路与系统专业优秀论文].pdf

中文摘要 本文着重讨论了微处理器中功耗开销最大的模块一存储器系统一的低功耗设 计方法。首先讨论了低功耗静态随机存储器( s r a m ) 的电路级设计方法。在电流灵 敏技术的基础上，本文提出了一种新的电流灵敏放大器及位线延时优化电路。接 着详细讨论了存储器系统中各模块的结构级低功耗设计方法，包括多口寄存器堆、 c a c h e 以及m m u 。在t s m co 3 5 u mc m o s 工艺下，本文分别采用电压工作方式 和电流工作方式全定制实现了3 2 x 3 2 b i t 五口寄存器堆，并对二者的速度和功耗进 行了比较。在s m i c0 1 8 u r nc m o s 工艺下，本文具体设计了一个3 2 位r i s c 微处 理器( 其指令集与m i p s 3 2 兼容) 的c a c h e 模块和m m u 模块。其中，c a c h e 模块采 用串行访问t a g d a t a r a m 、省略t a g 查找以及增加w r i t e b u f f e r 和f i l l b u f f e r 等方 法，来提高处理器的c p i 并降低访存能量；m m u 模块通过采用二级t l b 结构来 兼顾t l b 的虚实地址转换速率以及t l b 的命中率。 关键词：低功耗，存储器，s r a m ，寄存器堆，c a c h e ，m m u ，微处理器 英文摘要a b s t r a c t i nt h i sp a p e r ，w ef o c u so nt h ed e s i g no f l o w - p o w e rm e m o r ys y s t e m ，w h i c hc o n s u m e st h e l a r g e s tp o w e rd i s s i p a t i o ni nm i c r o p r o c e s s o r s f i r s t l y ，w ed i s c u s st h ec i r c u i t l e v e l t e c h n i q u e sf o rl o w p o w e rs r a m b a s e d o l lt h ec u r r e n ts e n s i n gs c h e m e ，w ep r o p o s ea n e wc u r r e n t s e n s ea m p l i f i e ra n dab i t l i n ed e l a yo p t i m i z e dc i r c u i t t h e n ，w em a k et h e d e t m lr e s e a r c ho f l o w p o w e rr e g i s t e rf i l e ，c a c h ea n dm m u ，e s p e c i a l l yo nt h e a r c h i t e c t u r e l e v e l u n d e rt s m co 3 5 u mc m o st e c h n o l o g y w eu s et w om e t h o d st o d e s i g nt h ef u l l - c u s t o m3 2 3 2 - b i tf i v e - p o r tr e g i s m rf i l e o n ei st h ec o n v e n f i o n a lv o l t a g e m o d ea n d 血eo t h e ri st h en e wc u r r e n tm o d e t h e ya r ec o m p a r e di nt e r m so fs p e e da n d p o w e r 。u n d e rs m i co 1 8 u mc m o st e c h n o l o g y ，w ed e s i g nt h ec a c h em o d u l ea n dm m u m o d u l ei na3 2 b i tr i s cm i c r o p r o c e s s o r b yu s i n gs e r i a lt a g d a t ar a m a c c e s s ，t a gs k i p t e c h n i q u e ，w r i t eb u f f e ra n df d lb u f f e ri nc a c h ed e s i g n ，t h ep r o c e s s o r sc p ia n dt h e m e m o r ya c c e s se n e r g yc a nb eb o t hr e d u c e d b yu s i n gt w o - l e v e lt l bs t r u c t u r e ，m m uc a l l h a v ef a s t e rv i r t u a l - p h y s i c a la d d r e s st r a n s l a t i o na sw e l la sh i g h e rt l bh i t - r a t e 。 k e yw o r d s ：l o w p o w e r ，m e m o r ys y s t e m ，s r a m ，r e g i s t e rf i l e ，c a c h e ，m m u ， m i c r o p r o c e s s o r 第一章引言 第一章引言 1 1 低功耗设计意义 在若干年前，集成电路设计主要集中在如何实现复杂的功能、高速的性能和 尽量小的芯片面积方面。然后是可靠性和测试问题，往往在设计成功后才考虑芯 片如何散热的问题。功耗很少被当作一个设计指标来系统地考虑。随着集成电路 的规模和速度的迅速提高、器件尺寸的缩小，电路的功耗问题显得越来越突出。 图i 1 说明了推动低功耗设计发展的四个主要原因。 图1 i 低功耗设计发展的主要原因 首先是便携式系统的出现。当人们开始满足数字系统的高速计算能力，人们 又渴望能够获得更自由的使用。于是，便携式的电子产品诞生了。移动通信、便 携式计算机和移动式多媒体设备等已成为增长率最高的产品，形成了巨大的市场。 但是便携式设备都是靠电池驱动的，电池的寿命成为制约这些产品应用的关键因 素。实际上，一个商用的便携式产品成功与否和它的重量、成本以及电池寿命有 密切的关系。然而传统的镍镉电池技术只能提供约2 3 w h r s p o u n d 的能量密度，即 使目前新型的镍一金属氢化物电池也只有3 5 4 0 w - h r s p o u n d 的能量密度。电池技 术的发展在短时间内无法满足日益增长的能源需求，因此以低功耗设计来延长电 池寿命对便携式系统来说显得尤为重要。而在便携式设备的整体系统功耗中，集 成电路模块的功耗占相当大的比例，所以低功耗大规模集成电路设计方法和技术 的研究有重要的意义。 其次是热量问题。集成电路消耗的电源能量绝大多数都转化为热量。必须采 用有效的散热和冷却技术来维持芯片的正常工作温度，否则芯片将由于各种热现 象导致的物理原因而失效。低功耗设计可以降低系统对散热和冷却的要求，从而 节省封装和冷却成本( 例如用塑料封装代替陶瓷封装，或者减少散热片和风扇) 。 可靠性问题也是促使人们开始重视低功耗设计的原因。过大的峰值功耗和平 均功耗会引起多种可靠性问题，例如电迁移( e l e c t r o - m i g r a t i o n ) 等。随着集成电路工 艺的提高，漏电流功耗增长得越来越快。当进入1 3 0 n m 或更小尺寸的工艺，漏电 流功耗将占据整体功耗的5 0 以上。而漏电流功耗增大将使器件的失效率呈指数 第一章引言 增长。 从节约能源的角度看，降低功耗也成为十分迫切的问题。据美国环境保护组 织预测，8 0 的办公室电能消耗来自计算机设备。针对这种情况，1 9 9 3 年美国政 府提出了以节能为主题的“能源之星”计划，大力提倡“绿色电脑”( g r e e n p c ) 。 这促使大量低功耗节能型c p u 、d s p 等产品的不断涌现。 由于以上提到的多种原因，低功耗已经成为当前集成电路设计研究领域的一 个重要课题。 1 2c m o s 电路功耗模型 数字c m o s 电路的功耗可分为动态功耗圪一。和静态功耗只。两部分 1 。 其中，动态功耗是由电路中的电容充放电形成的。它可以由公式( 1 1 ) 得到，其 中v 0 为电源电压，c 为被充放电的电容，口为活动因子( 每个时钟周期内，输出 翻转的次数) ，厶。为时钟频率。 k = a c 吃厶 ( 1 1 ) 理论上讲，c m o s 电路因为在稳定态时和地之问没有直接通路，所以没有 静态功耗。但实际上，m o s 管并不是完美的开关，因此仍然存在一部分静态功耗。 它主要由短路电流功耗、漏电流功耗以及特殊情况下的静态功耗组成，由公式( 1 2 ) 给出。其中，。为短路电流，它是当n m o s 和p m o s 同时处于导通状态时，由电 源到地形成的通路造成的；，。为亚阈值电流以及源漏区与衬底反向偏置造成的 漏电流。另外，在某些特殊情况下也会产生额外的静态功耗匕。一。比如，当 静态逻辑电路中的输入电平不足时，或者当多个驱动源试图将一个信号驱动到不 同的逻辑电平时，就可能存在较大的静态功耗。因此在c m o s 电路设计时必须避 免这两种情况。 j ：础= ， 么+ ，h 咖。么+ j 0 埘耐嘶胁 ( 1 2 ) 通常情况下，动态功耗，即翻转功耗，是整个电路功耗的主要成分。图1 2 表 明，采用o 1 8 u m 工艺时，静态功耗仍能忽略不计 2 】。而随着工艺不断进步，特征 尺寸不断减小，静态功耗所占比例开始增大，整体功耗将由动态功耗和静态功耗 共同决定。由于我们在设计中采用0 1 8 u m 或0 3 5 u m 工艺，动态功耗仍决定了电 路的整体功耗，因此我们主要考虑降低动态功耗的设计技术。 公式( 1 1 ) 说明，降低，c ，o 或者厶。可以降低动态功耗。其中，工作频率厶 的降低意味着系统性能的降低，通过这种方式来实现低功耗是以牺牲性能为代价 的。因此，当必须保持工作频率，c i 。不变时，我们将采用能量标准来衡量系统功耗。 公式( 1 3 ) 即为每次电路开关所消耗的能量，它只和电源电压y 0 ，节点电容c 以及翻 转率及有关。 第一章引言 e n e r g yp e rt r a n s i t i o n 兰。，厶= 时屹 ( 1 3 ) l e e h n n t 】g y 图1 2 不同工艺下静态功耗所占总体功耗比例 1 3 低功耗设计技术概述 由于动态功耗约占整体功耗的9 0 以上，故本文讨论的低功耗设计着重于降低 动态功耗。从电路功耗模型的讨论可以看出，动态功耗与节点的翻转活动、电容、 电源电压以及工作频率有密切的关系。低功耗设计技术就是从这四个基本的相关 因素出发，使其中的某个或菜几个降低，又或者进行综合的考虑，来达到降低功 耗的目的。 和现有的v l s i 设计流程相对应，低功耗设计技术涵盖各个设计层次。在系统 级上，功耗管理技术将区分不同的工作模式，避免在正常和待机工作模式下不必 要的功耗浪费；在算法级上，格霄码和总线反转编码技术将有效降低总线的翻转 率；在结构级上，通常采用并行或流水结构来保持吞吐量( t h r o u g h p u t ) 不变而降低 电源电压或工作频率，从而实现功耗降低；在逻辑级上，主要采用门控时钟、预 计算【3 】、操作数分离、重定时 4 】以及通路平衡等技术来降低节点翻转活动以及电 容负载；在电路级上，主要通过降低负载电容的方式来降低功耗，包括对晶体管 尺寸的优化、采用传输管逻辑，以及动态逻辑与静态逻辑的选取。 不同设计层次的低功耗技术，具有不同的功耗节省量以及不同的功耗估计精 确度。文献【2 】对不同抽象级别的低功耗技术进行了比较，如图1 3 所示。系统级优 化可以获得最大的功耗降低，但它的功耗估计误差也最高；电路级( 晶体管级) 优化带来的功耗节省量最小，但其估计误差也最小。 图1 3 不同抽象设计层次的功耗节省量和功耗估计误差 童苗邕箍考 第一章引言 1 4 低功耗存储器设计意义 1 4 1 低功耗微处理器 嵌入式微处理器是便携式设备的一个核心部件。以低功耗为特征的便携式电 子产品的发展，必然要求微处理器也进入低功耗设计领域。 自从1 9 7 1 年第一块c m o s 微处理器芯片i n t e l 4 0 0 4 的诞生，对性能的追求一 直是微处理器设计的第一目标，而芯片面积和功耗只是次要考虑因素。然而随着 便携式电子设备的兴起，设计低功耗或能量有效( e n e r g y - e f f i c i e n t ) 的处理器显得愈 来愈重要。在维持处理器一定性能的同时，其能量消耗需要达到最低，因而处理 器的设计要求比以往更高了。 集成电路工艺的发展使更低的电源电压和阈值电压成为可能，因此应用更先 进的工艺技术可以有效地改进处理器的性能以及功耗。但在相同工艺条件下，处 理器本身的低功耗设计才是实现高效率的根本方法。 目前，已有一些低功耗的微处理器应用于便携式设备，但其中有许多是靠降 低性能来实现的。尽管它们是低功耗的，但不能称为真正高效率的。要实现能量 有效的微处理器，必须从设计之初就全面考虑系统的性能和功耗。 1 4 2 低功耗存储器 微处理器系统通常包含指令集、流水结构、数据通路、控制电路、存储器和 时钟网络等主要模块的设计。各模块的低功耗设计都有助于实现整个微处理器系 统的能量有效。然而各个模块的功耗开销并不相同。s 仃o n g a n ns a i1 0 1 5 是一款 比较成功的低功耗微处理器。它的能量效率比当时其他类型的微处理器高出5 倍 左右。图1 4 列出了s t r o n g a r m 中各个功能模块的功耗分布情况。 其中，c a c h e 、m m u 等存储模块占据了约6 2 的总体功耗。可见，存储器相 关模块的设计对低功耗微处理器的实现具有重要的意义。 i c a c 髓 i b o x d c a c 髓 c l o c k n 册订u e b o x d m d 小j w d t cb u f f e r b u si n t e r f a c eu n i t2 p u 。 1 ) ，则实际需要的位线电压摆幅为： v 。= m 。g t 。t o 我们可以由下式计算得到所需的字线脉冲宽度乙： 第二章静态随机存储器( s r a m ) r，一cblvwfitgm(!ca,am。wt,ars+cmaalhceu)mmarglnvsense(24) f 一一 斗 k ” 等吒z m a s 肌一) z 字线脉冲通常用反相器延时链来产生，如图2 3 所示。为了产生精确的脉冲， 需要确定反相器链中延时单元的级数n 以及各级反相器的n m o s 管栅宽彬( 为了 平衡反相器的上升和下降延迟时间，p m o s 管的栅宽将为2 w ) 。我们使用典型的 锥形等放大倍数的延时链( t a p e r e d b u f f e r ) 1 1 ，即后一级的宽长比均是前一级的届 倍。设整个反相器链的延时为z k 。，时间常数z 。= c o g ( 其中c 0 和g 分别为第0 级反相器的栅电容和跨导) ，则可以推导出下面的关系式： z k 。= 靠= ( c 。g 。) = “1 c 0 ) p g ) = f l z o = n f l f o( 2 5 ) k = ok = ok - - ok = o 根据文献【1 1 的分析，我们选择芦略大于2 7 2 。因此，令式( 2 4 ) 和式( 2 5 ) 相等，我 们就可以得到产生所需字线脉宽的反相器链级数r l ： 凡：翼：燮坠堕坠丝! 竺! 坚! ( 2 6 ) 气 冬( w 。l ，帆一k y 舰 w ow rm ( a ) 口”c o ( b ) 图2 3 通过反相器链产生的字线脉冲( a ) 及反相器链模型( b ) 2 2 4 自定时技术 采用反相器链的方法来产生字线脉冲，需要用非常精确的延时模型来计算延 迟时间。但是，在深亚微米工艺下，连线延时的影响越来越大，这就增加了电路 设计时的不确定性。虽然在电路设计阶段可以考虑连线的影响，但往往这些估计 不能做到非常准确。许多电路参数需要在完成版图设计后重新修改，同时版图又 要根据新的电路参数进行调整，因此大大延长了设计周期。另外，反相器链设计 时不可能兼顾到所有可能存在的工艺和环境变化的影响。因此，为了减少设计中 的反复并避免工艺边界条件下的不稳定性，往往在电路设计阶段留下较大的容限， 第二章静态随机存储器( s r a m ) 即在反相器链中增加延时单元级数，扩大字线脉冲的宽度，以留下足够大的余量 来抵消连线的影响和其他工艺、环境条件的影响。显然，这样大大削弱了字线脉 冲技术对降低能量的作用。 为了更好地利用字线脉冲技术，文献【5 】【1 2 】采用了自定时方法，通过内部电路 的反馈来自动截止字线信号。自定时电路的基本结构如图2 4 。在存储阵列中增加 - - n 伪存储单元( d u m m yc o l u m n ) 和一对伪位线( d b l ，d b l _ n ) ，伪存储单元始终存储信 号n 0 。当存储阵列单元被选中时，伪存储单元同样开始对伪位线放电。伪位线放 大信号经过反馈控制电路( s e l f - t i m ec o n t r 0 1 ) ( j t nr s 触发器) 产生截止信号( f b ) 使字线 迅速回到低电平。采用这种方式，电路可以自动跟踪位线延时来对字线进行控制， 因此可以适应任何恶劣的工艺和环境变化。同时，若在版图设计时，将这列伪存 储单元置于离字线驱动电路最远的地方，则反馈电路中将自动包含金属连线对位 线延时的影响。 和反相器链生成的字线脉冲相比，自定时技术能更准确地截止字线选通，停 止位线放电，因此更有利于降低s r a m 的功耗。许多高性能的微处理器，如 s t r o n g a r ms a 1 1 0 ，在存储模块设计中已经采用此种技术。 母。凸w l， s ”l _ 卜 缸 t b m e m o r y 舌 ； a r r a y 母凸凸 薯 鲁 s as a i s e l f - t i m e c o n t r o l 图2 4 自定时控制结构 2 2 5 电流灵敏技术 减小位线电压摆幅的另一个方法是用电流灵敏放大代替传统的电压灵敏放 大。电流灵敏放大技术最先是为了改进大容量s r a m 的速度而提出的。但随后， 它在降低s r a m 功耗方面的作用受到了许多研究者的关注。 传统的位线放大都是基于电压灵敏放大技术 1 3 1 一 1 8 。虽然放大所需的位线电 压摆幅只有几百毫伏，但对于大容量的s r a m ，位线电容很大，相应的单元放电 电流却变化不大，这样通过单元放电电流得到灵敏放大所需的位线电压差仍需要 相对较长的时间。因此，电压灵敏放大技术不适合大容量s r a m 的高速实现。实 第二章静态随机存储器( s r a m ) 际上，由于位线上大负载电容的存在，任何需要靠位线电压差来启动灵敏放大器 工作的方法都会受到速度的制约。于是，人们试图从另一方向来寻找高速s r a m 的实现方式。1 9 9 0 年，p h i l i p s 公司的s e e v i n c k 提出了基于电流灵敏技术的s r a m 设计方案 1 9 1 。随后诸多学者对此进行了深入的研究，发表了大量文献 2 0 1 - 3 3 。 电流灵敏技术是通过连线上电流来确定连线上逻辑值。图2 5 是电流信号模 型，其输出端是短路的，即输出电阻为零，所以存在电流通路，在端点的灵敏电 路根据探测到的该电流确定信号值。 图2 5 电流信号模型 文献 2 0 】详细论证了电流灵敏技术对于提高s r a m 读出速度的作用。事实上， 它也比电压灵敏方式更适于低电源电压下的s r a m 高速实现，更有利于降低 s r a m 动态功耗。在低电源电压下，单元内部电流将变得更小，位线上达到所需 电压差需要更长的时间，因此电压灵敏方式不适合低电源电压工作环境。而电流 灵敏方式无需等待位线放电，因而在低电源电压下仍能保持高速性能。实际上， 在电流工作模式下，灵敏放大器的输入阻抗非常低，存储单元电流信号可以直接 输入到灵敏放大器，无需对位线电容进行充放电，因此位线电压可以近似保持不 变，位线电压摆幅变得非常小，从而大大降低了位线能量。 2 2 6 降低写操作能最 当采用多种方法降低了读操作能量后，写操作能量所占比例越来越大。于是， 人们开始研究降低写操作能量的方法。而在写操作能量中最主要的仍然是大电容 结点一字线和位线上的能量，尤其是位线能量。由于在进行写操作时，写位线上 所加的信号都是全摆幅信号，因而写位线上的能量相对较大，如公式( 2 3 ) 。所以， 降低写操作能量主要从降低位线能量来考虑。下面我们将简要介绍文献中最新采 用的两种降低写位线能量的技术：源端线驱动结构和电流模式写结构。 2 2 6 1 源端线驱动结构 文献【3 4 】提出了一种称为源端线驱动( d r i v i n gs o u r c el i n e d s l ) 的单元结构， 如图2 6 所示。它可以有效降低写位线电压摆幅，从而降低写位线能量。 d s l 单元结构和普通6 管单元结构只有微小的差别，即n 管的源端不直接接 曲 第二章静态随机存储器( s r a m ) 地，而是连接在一根源端线s l 上。s l 将受源端驱动电路的控制，根据不同的操 作模式选择不同的电平。当进行读操作时，s l 接地，d s l 单元的工作和普通6 管 单元相同。当进行写操作时，s l 浮空或者连接电源( 若浮空，则写位线需要预充 到1 2 ；若连接电源，则写位线需要预充到y 。) 。此时，由于两个n 管都不再 导通，只要在位线上有较小的电压摆幅，单元内部节点上的电压就可以改变。而 在普通6 管单元中，由于单元内部节点的电压被耦合的反相器锁存，所以只有当 位线完全放电完毕，才能改变内部节点上的电压。s l 在写操作结束后将回到接地 状态，于是单元又形成l a t c h 型灵敏放大器，将内部节点的电平放大到全摆幅并锁 存住。因此，采用d s l 结构可以大大减小写位线的电压摆幅，从而降低写位线的 能量。另外，由于它基本保持原来6 管单元结构，因此无需增加单元面积；而增 加的源端驱动控制电路只消耗较小的能量，所以综合来看，这种结构降低了整个 写操作的能量。 2 2 6 2 电流模式写入 图2 6d s l 单元结构 文献 2 8 儿3 0 提出了新的电流模式写入技术，如图2 7 所示。 ，l 一 m 8 啪 器 上 骚 上 匐 _ j 1j _ _ l _ 目 m 5 t 刮 w 嘲 图2 7 电流模式写入技术( 7 管存储单元) 第二章静态随机存储器( s r a m ) 采用7 管存储单元，其写入过程分为两个阶段：预充时，w 、i ，为高电平， m 5 导通使存储单元的两个节点平衡，同时w e 为低电平，数据加到m 9 和m 1 0 的 栅电极，并在写人数据线w b l 上产生电流差；写入时，w w l 变为低电平，m 5 关断，写入数据线上的电流差通过倒相器的正反馈放大为高，f 氐电平；最后w e 变 为高电平，m 9 和m 1 0 关断。显然，电流模式写入技术不需要对位线进行全摆幅充 放电，从而降低了写能量，同时又提高了写入速度。 2 3 新型电流灵敏放大器及位线延时优化电路 灵敏放大器是影响读取速度的重要部分。采用高速灵敏放大器可以迅速放大 互补位线上的小信号，从而大大减少输出延时。对于高速低功耗的s r a m 来说， 在保持高速的同时要尽可能地降低电路功耗，因此灵敏放大器的性能就显得更为 重要了。灵敏放大器根据工作模式可以分为电压式和电流式。本节首先简要介绍 一下传统的电压灵敏放大器结构以及电流灵敏放大器的拓扑结构。然后，本文提 出了一种新型的高速电流灵敏放大器结构，以及一种位线延时优化电路。这两种 电路可以和电流灵敏技术配合，从而实现高速且低功耗的s r a m 。 2 3 1 电压灵敏放大器与电流灵敏放大器 传统的s r a m 主要使用电压灵敏放大器，包括电流镜放大器【1 3 】 1 4 】和交叉耦 合l a t c h 放大器【1 5 】f 1 6 两种基本类型，如图2 8 所示。对于前者由于需要d c 偏置 电流使之工作在高增益区域，所以其功耗较大，不太适于低压低功耗工作；而后 者则由一对交叉耦合的n 管或p 管或反相器构成，正反馈使其能够在低功耗下将 很小的位线信号放大到c m o s 全摆辐信号。不过对于大容量的s r a m ，读出时， 由于位线电容很大，需要较长的放电时间才能形成使电压灵敏放大器正常工作的 位线电压差，因此往往采用多级放大0 7 1 1 1 8 来提高速度。这样的层次式放大器结 构增加了各级间累积的延时和功耗，同时电路结构复杂，电路面积也较大。 近来随着电流灵敏技术在s r a m 设计中的应用，另一类灵敏放大器得到了广 泛重视：电流灵敏放大器。它的灵敏放大延迟时间更小，面且更适于低电源电压 工作。目前文献中的电流灵敏放大器的拓扑结构主要有以下几种，如图2 9 所示。 其中( a ) 是基本的共栅放大器结构，而( b ) 和( c ) 分别增加了一个放大器，用于n m o s 管栅偏置电压的动态控制。此外，还有一些电流灵敏放大器结构与图2 9 所列出的 基本结构不同，如文献 1 7 】使用电流镜输入，以减小信号幅度，文献【2 4 】通过栅偏 置电压补偿技术保持位线电位。 第二章静态随机存储器( s r a m ) ：f 挚 ( c ) p 管交叉耦合型 ( d ) 反相器交叉耦合型 图2 8 电压灵敏放大器基本结构 v d d 一 如。 r l0 v o u * c 气nv v o l r - - - u v b ( a ) 图2 9 电流灵敏放大器基本结构 2 3 2 一种应用于s r a m 的新型电流灵敏放大器 2 3 2 1 电路结构及工作原理 本文提出了一种新的电流灵敏放大器结构，如图2 1 0 所示，它是对 3 5 】的改 进和应用。其核心是一个受控的交叉耦合管，其中m p l 、m p 2 、m - n 1 和m n 2 构 成交叉耦合结构，m p 3 、m p 4 、m n 3 和m n 4 为控制部分。m n 5 是工作状态控制 管，m p 5 是恢复管，s a c 是该灵敏放大器的控制信号。m p 6 是输出平衡管。m i y 7 和m p 8 是电流工作方式下提供恒定电流的充电管，m p 9 是输入平衡管。 整个电路有两个工作阶段：平衡阶段和放大阶段。在字选信号w l 为低电平、 寄存器单元未打开时，控制信号s a c 也为低电平，m p 6 导通令输出端o 和n o 电 压平衡，电路进入平衡阶段。此时m p 5 导通，m n 5 截止，s 点充电至高电平令 第二章静态随机存储器( s r a m ) m n 3 和m n 4 导通，m p l 和m p 2 也随之导通。由于预充信号p 。在灵敏放大之前 也变为低电平，m p 7 、m p 8 和m p 9 均导通使两条位线上的电压都保持高电平，因 此输出端o 和n o 也都为高电平。当w l 上升至高电平令两条位线产生电流差， s a c 也上升为高电平，电路便进入了工作状态。此时，s 点迅速放电至低电平， m n 3 和m n 4 截止，m p 3 和m p 4 导通，令m p l 、m p 2 、m n l 和m n 2 构成交叉耦 合结构。如图2 1 0 ，由于位线上的小电流差，通过m p l 的电流将小于通过m p 2 的电流，于是n o 端迅速达到高电平，而o 端降至低电平。 on o 图2 1 0 高速电流灵敏放大器结构 该电路在 3 5 1 的基础上增加了输入输出平衡管及提供恒定电流的充电管。这样 的结构更有利于提高s r a m 的性能。充电管和输入平衡管使位线电压始终维持在 高电平上，因此大大降低了位线电压摆幅，从而降低了s r a m 的位线能量。而当 连续读出间隔的一0 和1 信号时，输出平衡管使0 和n o 输出端可以提前充放电一 段时间从而加快了读取速度。另外，通过调整图2 1 0 各管尺寸，可以进一步优化 该电流灵敏放大器的性能。由于该灵敏放大器的延时主要由交叉耦合反相器下拉 管m n l 、m n 2 的放电速率决定，而m p l 、m p 2 在工作状态下仅作为负载，因此 设计时令m p l 、m p 2 的尺寸小于m n l 、m n 2 的尺寸。m p 5 和m n 5 作为平衡状态 和工作状态的转换开关，需要有较快的充放电速率，因此管子尺寸也较大。 2 3 2 2 性能比较 我们将本文设计的电流灵敏放大器与传统的两级电压灵敏放大器进行比较。 第二章静态随机存储器( s r a m ) 图2 11 为两级电压灵敏放大器电路结构，其中上半部分为n 管交叉耦合的电平转 换器，下半部分为p 管交叉耦合的电平转换器。 在t s m co 3 5g m3 3 vc m o s 工艺模型下，用h s p i c e 进行仿真。仿真时输 入端的电流都为1 0 m a ，且被预充电至电源电平；输入端电容均为l p f ，输出端电 容均为0 1 p f 。图2 1 2 ( a ) ( b ) 分别是二者在输入电压差为o 5 v 和0 0 1 v 时的延时情 况。仿真结果显示，在输入电压差为0 5 v 的情况下，本文电流灵敏放大器的延时 比电压灵敏放大器小o 6 n s ；当输入电压差减小到0 0 1 v 时，本文电流灵敏放大器 仍能正常放大，而电压灵敏放大器已无法工作。实际上，若输入电压差小于0 5 v ， 电压灵敏放大器的输出端便无法达到逻辑高低电平。因此，若在s r a m 中采用本 文提出的电流灵敏放大器，位线电压摆幅将大大缩小，从而降低位线上的能量。 图2 1 1 层次式电压灵敏放大器 ” v i v m 小h 一 一 ， ， 0 1 | f c u r r e n t s a ， ” 。j j 0 西n 5 l o 。 v o l t a g es a 曩 ( a ) 3 5 2 5 l m 0 。 。 ， 。 第二章静态随机存储器( s r a m ) t i m ea i n ) f f r 眦) ( b ) 图2 1 2 本文电流灵敏放大器与电压灵敏放大器的延时比较 ( a ) h 一= o 5 v ( b ) u 一= 0 0 1 v 2 3 3 一种位线延时优化电路 对于l a t c h 型灵敏放大器，灵敏控制信号一旦有效将立即对输入信号进行放 大，因此必须等到位线上产生足够灵敏放大的差分信号后，才能令灵敏控制信号 有效，进行放大。如果灵敏放大器在差分信号未产生前便进入放大阶段，可能导 致读出失误。 因此，s r a m 读出时的灵敏放大延迟时间不仅仅是灵敏放大器自身的延迟时 间，还包括把存储单元中的信号传送到位线并产生足够灵敏放大的差分信号所需 的延迟时间。通常把前者称为本征延迟，把后者称为位线延迟【3 6 。本征延迟与灵 敏放大器的具体设计有关；而位线延迟与存储单元放电电流以及位线负载电容有 关。位线延迟还决定着位线电压的摆幅，位线延迟越小，位线电压摆幅就越小。 为了保证灵敏放大的正确性，位线延迟时间必须大于放大器能够稳定放大的最小 差分信号产生的时间。另一方面，为了加快灵敏放大速度并降低位线能量，位线 延迟应该尽可能地减小。因此，位线延时的优化设计也是灵敏放大部分的关键之 2 3 3 1 电压和电流灵敏方式下的差别 在应用电压灵敏放大技术时，位线上必须产生足够大的电压摆幅才能进行后 级电压式灵敏放大器放大，而存储单元的电流较小，位线上的负载电容又较大， 因此位线延迟相对较大。图2 1 3 ( a ) 显示了在电压灵敏方式下，字线信号w l 、灵敏 控制信号s a c 与灵敏放大延迟f 。之间的关系。其中，位线延迟t 。是从字线信号 上升，到灵敏控制信号上升之间的时间间隔；本征延迟f 。是从灵敏控制信号上升， 到输出值放大至全摆幅逻辑电平的时间间隔；灵敏放大延迟即为这两部分延迟时 3 5 2 s 1 h 0 。 蚺 。 ， 。 第二章静态随机存储器( s r a m ) 间之和，f 一。= f 。+ t 。可见，在电压灵敏方式下，位线延迟将制约灵敏放大延迟， 以致于制约整个读出速度。 而应用电流灵敏放大技术便能克服位线延迟相对较大的问题。因为，一旦字 选信号有效，存储单元将立即产生一定的放电电流。该放电电流主要取决于单元 选通管的宽长比、电源电压以及阈值电压，它与位线上的负载电容大小无关。即 睫x , - t 于大容量的s r a m ，位线上的电容很大，单元的放电电流仍基本保持不变。 因此，只要在设计存储单元时，保证单元放电电流大小能被电流灵敏放大器稳定 放大，就可以在存储单元打开后立即令灵敏放大器进入放大阶段。也就是说，位 线延迟时间可以尽量缩短，令灵敏控制信号紧跟字选信号，如图2 1 3 ( b ) 所示。因 此，采用电流灵敏放大技术更有利于提高s r a m 读取速度。 ；。 1 l 盖 ，一 t*tm ( 丑) o ) 图2 1 3 灵敏放大延迟时间( a ) 电压式( b ) 电流式 2 3 3 2 电流灵敏方式下的位线延时优化电路 本文提出的电流灵敏放大器即是一种交叉耦合l a t c h 型放大器。如图2 1 0 所 示，当字选信号w l 有效后，存储单元打开，两条位线上将迅速产生电流差；与 此同时，灵敏控制信号s a c 应迅速上升为高电平，令灵敏放大器进入工作状态。 但是由于采用高速d 触发器以及高速地址译码电路，w l 的延时将大大缩短，造成 s a c 相对落后。于是就出现了一段不必要的位线延迟时间。这段时间不仅增大了 读出延迟时间，而且令位线电压摆幅增大，位线能量增加。因此本文又提出了一 种位线延时优化电路来缩短位线延迟时间。 图2 1 4 是其具体实现电路。基本控制脉冲采用反相器链来产生。它分别经过 使能信号屏蔽以及驱动电路后产生字选脉冲w l 和灵敏控制脉冲s a c 。通过调整 反相延时单元个数可以获得灵敏放大所需的脉冲宽度，通过调整、矾。和s a c 两条 札 h 嘶 w o _ n 札 潍 品 第= 章静态随机存储器( s r a m ) 通路上的电路延时，令两脉冲的延时基本相同，s a c 的上升沿可以紧跟在w l 的 上升沿之后，因此位线延迟时间可以大大减小。为了降低位线能量以及灵敏放大 器的能量，基本控制脉冲的宽度应该尽量减小到足够灵敏放大的最小时间。 h s p i c e 仿真结果表明，使用该电路后，位线延迟时间可以缩短到2 5 8 p s 图2 1 4 位线延时优化电路 2 0 第三章多口寄存器堆( r e g i s t e r f i l e ) 第三章多口寄存器堆( r e g i s t e rf i l e ) 在现代微处理器设计中，寄存器堆对系统整体的性能有很大的影响。一方面， 高速多端口的寄存器堆可以实现多个并行读写操作，从而大大提高微处理器的数 据吞吐量；另一方面，寄存器堆的低功耗设计对实现能量有效的微处理器有重要 意义。在整个微处理器的能量分布中，寄存器堆占据了较大的比例。m o t o r o l a m c o r e 是一个成功的低功耗r i s c 处理器。其中，3 2 x 3 2 b 寄存器堆占整个处理 器功耗的1 6 ，并占数据通路功耗的4 6 3 7 。另外，近年来不断采用超级流水 ( s u p e r p i p e l i n e ) 、超标量( s u p e r s c a l a r ) v 2 及超长指令字( v e r v e ) 技术来提高处理器系统 的性能。而这些技术都要求有更多端口、更大容量的寄存器堆在系统中使用 3 8 】， 因此寄存器堆在系统中的能量分布变得越来越大，它的低功耗设计也就变得越来 越重要。 由于寄存器堆本质上属于多端口s r a m ，因此s r a m 的许多高速低功耗设计 方法同样适用于寄存器堆设计，如第二章提到的字线脉冲技术、自定时技术、电 流灵敏技术等。但寄存器堆又具有多端口读写的特性，故需要应用一些特殊的设 计方法来实现高速低功耗，尤其是低功耗方面。本章在分析其能量组成的基础上， 讨论了几种可应用于寄存器堆设计的低功耗方法。然后，我们在t s m co 3 5 u r n c m o s 工艺下，首先采用传统的电压灵敏技术，实现了一个应用于3 2 位r i s c 处 理器的3 2 x 3 2 b i t 五端口( 三读两写) 寄存器堆，并完成了芯片测试。为验证电流 灵敏技术在多端口寄存器堆设计中的作用，我们又采用第二章提出的电流灵敏放 大器及位线延时优化电路，实现了另一个具有同样功能的五端口寄存器堆。 h s p i c e 电路仿真结果显示，电流式寄存器堆的速度和功耗都有明显的改进。 3 1r e g i s t e rf i l e 能量模型 现有的s r a m 能量模型不能直接应用于寄存器堆。这是因为除了类似于 s r a m 中典型参数对能量的影响外，寄存器堆的端口数目对能量也有很大的影响。 因此，我们在s r a m 现有能量模型的基础上，分析寄存器堆的能量模型。 当寄存器堆的多个读写端口被同时使用时，每个读写端口都有自己的能量消 耗。我们假设它们是彼此独立的，那么我们可以通过每个读写端e 1 访问需要消耗 的能量，乘以当前有效的读写端口数目，来估算出当前寄存器堆的能量消耗。 和s r a m 的能量分布相似，存储阵列在寄存器堆中消耗的能量最大，尤其是 位线和字线能量，它们和多端口的配置有直接关系。本节将首先讨论多端口存储 单元的结构，然后根据第二章s r a m 字线和位线能量模型，推导出寄存器堆的字 线位线能量模型。 第三章多口寄存器堆c r e g i s t e r f i l e ) 3 1 1 多端口存储单元设计 多口的存储单元一般每个端口都有自己的选通管、位线和字线，从而保证各 个端口能够同时独立工作。 读位线一般有两种结构：差分式和单端式，如图3 1 所示。单端式可以明显减 少选通管数目，从而减小存储阵列面积。因此对于读端口数目较多的寄存器堆， 采用单端式的读位线结构比较合理。但是，单根位线需要较大的电压摆幅才能放 大输出，因此读取速度较慢。当处理器系统有较高的速度要求时，差分式读位线 结构就比较合理。这种结构可以配合使用高速的差分式灵敏放大器，从而大大提 高寄存器堆的读取速度。但差分式的缺点就是面积大，这可能会增加处理器其它 部分的能量，比如时钟分布的能量和数据总线驱动的能量。 写位线也同样有差分式和单端式之分。但一般都采用差分式结构，这样不但 可以加快写操作的速度，而且可以增强存储单元的噪声容限。 w l 剐m n 州 w i 。r d 0 1 阻* * w 1 w r # 1 图3 1 寄存器堆多端口存储单元结构 l-毫-目，知口毒宁l l口；f 蓦 一 瑚 一 = = 第三章多口寄存器堆( r e g i s t e r f m ) 现假设需要n 。个读端口和。个写端口，则每个存储单元都有 ( r , j d n 。“+ 2 m ) 根位线和( “+ 。) 根字线( 当读位线采用差分结构时， r 。= 2 ；当采用单端结构时，r ，。= 1 ) 。当多个读端口要同时访问相同的单元时， 多根字线可以同时为高来打开各自的选通管。因此单元必须产生足够大的电流来 驱动。个读端口，这就要求在设计单元时令内部工作管的宽长比较大。 3 1 2 字线和位线能量模型 假设微处理器需要。个通用寄存器，每个寄存器的位宽为。，则寄存器 堆的存储容量为。从第二章s r a m 字线和位线能量计算公式( 2 1 ) 一( 2 _ 3 ) 推导，我们可以得到每个读端口每次访问时的字线能量e 。一。和位线能量一。， 以及每个写端口每次访问时的字线能量e 。一。和位线能量一。 e 州一一= y 茹n b 蛔u l ，d c g 。- 7 芦嚣一十c 哪耐l 亿以j ，j ( 3 1 ) e b l 一日= 咖忆m w 么，耐+ q 删日硎fj ( 3 2 ) e “。= 屹n 6 怛c 黜w 。+ c “睨州) ( 3 3 ) e l w = 呓哪，i - - 埘，w 十c m f 日弹玑矿j ( 3 4 ) 其中，h k ，。和w ，w ，分别为读端口和写端e l 选通管的栅宽，旷和日。，f 分 别为版图设计中寄存器堆存储单元的宽和长；r 洲在采用读位线差分结构时为2 ， 采用单端结构时为1 。 3 2r e g i s t e rf i l e 低功耗设计方法 寄存器堆的电路结构和s r a m 基本相同，因此在电路级上可以采用s r a m 的 低功耗设计技术，如第二章中提到的字线脉冲、自定时技术、电流灵敏技术等， 这里我们不再重述。 本节将根据多端口寄存器堆的结构和工作特性，讨论几种特殊的低功耗设计 方法。由于只有和一0 端点连接的位线才会放电消耗能量，因此采用单端式位线结 构的寄存器堆可以合理地选用正位线或反位线来降低位线能量。又由于在处理器 系统中，各个寄存器的使用频率不同，因此可以采用可变位线长度的方法来降低 位线能量，使经常访问的寄存器连接在较短的位线上。另外，我们还讨论了降低 多端口存储单元面积的方法，包括读写位线合并以及端口优先选择