（微电子学与固体电子学专业论文）dso专用高速触发与时间内插mcm的研究.pdf

电子科技大学硕士论文 摘要 多芯片组件( m u l t i c h i pm o d u l e ，m c m ) 技术是2 1 世纪重要的微系统集 成技术之一。m c m 系统设计灵活、集成度高、成本低，并且可以集成不 同工艺的元器件。因此，在高密度的高速数模混合微系统集成领域中， m c m 技术具有独特的优势。 本文研究的课题是为配合某5 0 0 m h z 数字存储示波器( d i g i t a l o s c i l l o s c o p e ，d s o ) 的微型化的要求，集成该d s o 中高速触发与时间内插 子系统，研制出满足性能指标要求的m c m 样品。 本文将信号完整性( s i g n a l i n t e g r i t y ，s i ) 以及电磁兼容性 ( e l e c t r o m a g n e t i cc o m p a t i b i l i t y ，e m c ) 设计融入到高速m c m 的互连与封装 设计中，同时兼顾组件的功耗与散热性、面积与集成度的要求。在借鉴国 内外高速p c b 和m c m 的设计经验的基础上，我们提出了双面布局、六层 布线的叠层多芯片组件( m c m l ) 结构，设计了4 1 6 引脚、双腔体、全 金属的电磁屏蔽封装。使用c a d e n c e 公司的s p e c c t r a q u e s t 板级仿真工具， 对基板上关键互连线进行了s i 仿真，优化了该m c m 的叠层参数，提出了 布局、布线的s i 约束规则。针对可测试性问题，本文最后结合系统的指 标要求，提出了该高速m c m 的测试方案。 本文从抑制辐射源和切断r f 辐射的藕合途径两个方面，进行了e m c 设计。文中采用单偶极予、波导、谐振腔等物理模型，分别研究了m c m 封装中的引脚、管座的引脚过孔、管座腔体等物理结构。依照辐射发射限 制的规定，计算了全金属封装管壳的引脚、腔体、壁厚、孔缝等尺寸参数 以及屏蔽效能，为m c m 封装的材料选择、结构设计提供了理论指导。此 外，我们采用小型环状天线模型，研究了m c m 基板上的瞬态开关大电流 的串连谐振回路，从m c m 布局布线、电源，地平面布置、去耦电容放置等 方面提出了重在抑制差模辐射的e m c 设计约束。 关键词：多芯片组件电磁兼容性信号完整性可测试性 电子科技大学硕士论文 a b s t r a c t t h i sp a p e rs t r e s s e do nt h ed e s i g na n dr e s e a r c ho fah i g hs p e e d a n a l o g d i g i t a lm i x e dm c m ( m u l t i c h i pm o d u l e ) ，w h i c hi su s e di na5 0 0 m h z d s o ( d i g i t a lo s c i l l o s c o p e ) t h r o u g ha n a l y z i n gt h es y s t e mf u n c t i o na n dc r i t i c a lp a r a m e t e ro ft h i s m c m ，s i ( s i g n a li n t e g r i t y ) a n de m c ( e l e c t r o m a g n e t i cc o m p a t i b i l i t y ) a r eg i v e n s p e c i a lf o c u st h r o u g ht h ew h o l ed e s i g n b a s e do nt h et r a d e o f fo fs i ，e m c ， a r e a ，p o w e ra n dh e a tr e q u i r e m e n t s ，ad o u b l e s i d e s ，s i xl a y e r sl a m i n a t e dm c m w i t hf u l lm e t a lp a c k a g ei sp r e s e n t e df o rt h i s5 0 0 m h zm i x - s i g n a lm i c r o s y s t e m t h ec r i t i c a lt r a n s m i s s i o nl i n e so nt h eb o a r da r es i m u l a t e db ys p e c c t r a q u e s t a n das e r i e so fs id e s i g nr u l e sa r ep r o v i d e d f u r t h e r m o r e ，t h em e n s u r a b i l i t yo f t h i sm c mi sa l s od i s c u s s e da n daa d v a n c e dm e a s u r i n gs y s t e m sh a v eb e e n p r e s e n t e di nt h i sp a p e r t h em a i nc o n t r i b u t i o n o ft h i sp a p e ri st og i v eas e r i e so fs o l u t i o n sf o r e m cp r o b l e m sf r o mt w os i d e s ：r e d u c ed i f f e r e n c er a d i a t i o nf r o mt h eh i g h s p e e db o a r da n dc u to f ft h et r a n s m i s s i o nw a yb ye l e c t r o m a g n e t i cs h i e l d i n g b yu s i n gw a v e g u i d e ，r e c t a n g u l a rc a v i t yr e s o n a t o r ，h e r t z i a ne l e c t r i cd i p o l e a n t e n n am o d e l s ，p i n sa n dh o l e si nt h em e t a lp a c k a g ea r ei n v e s t i g a t e dw i t ht h e g o a lo fi m p r o v i n gt h ee l e c t r o m a g n e t i cs h i e l d i n ge f f i c i e n c yo ft h i sp a c k a g e a s e r i e so fe m cd e s i g nr u l e sh a v ea l s ob e e ng i v e na c c o r d i n gt oa b o v e c a l c u l a t i o n k e yw o r d s ：m u l t i c h i pm o d u l e ，e l e c t r o m a g n e t i cc o m p a t i b i l i t y ，s i g n a i n t e g r i t y ，m e n s u r a b i l i t y 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 签名：j 妒日期：懈牟月，蝈 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 签名：建弩 导师签名： 日期：加f 年4 - 月t 牟- e t 翠 d s o 专用高速触发与时间内插m c m 的研究 第一章引言 1 1 高速多芯片组件的关键技术 1 1 1 多芯片组件技术 近年来，随着半导体制造工艺的发展和深亚微米技术的广泛应用，集 成电路的工作速度越来越高。同时，在当今快速发展的电子设计领域中， 由集成电路芯片构成的电子系统更是朝着大规模、小体积、高速度、低功 耗的方向发展。电子设计的布局布线密度增大，集成电路的工作频率及开 关速度不断提高，数字、模拟、射频微波电路混合集成的趋势等给微系统 集成提出了新的挑战。 多芯片组件( m u l t i c h i pm o d u l e ，m c m ) 是近年来快速发展中的一种新型 电子组件。m c m 技术将多个微型元器件组装在同一块或多块高密度的多 层互连基扳上，并封装在同一管壳中以实现一定的系统或部件功能【i l 。 m c m 可以将g a a s 微波集成电路、功率集成电路、微机械系统( m e m s ) 等与传统硅工艺集成电路一起集成在小尺寸的封装中。与片上系统芯片 ( s o c ) 相比，m c m 系统设计灵活、成本低、开发周期短：相对于传统 印制板( p c b ) 电路，m c m 体积紧凑、互连与封装的寄生效应小。因此， 在低成本、高密度的高速数模混合微系统集成领域中，m c m 技术具有独 特的优势【2 - “。 从八十年代初起m c m 就在高级计算机、军事、航天领域中得到了较 多的应用；九十年代，随着个人计算机、通讯产品、消费类电子产品等行 业的迅猛发展，m c m 技术也迎来了发展史上的黄金时期：i s u p p l i2 0 0 4 年 的预计表明，受快速增长的手机、数码相机、笔电本等手持设备的大力驱 动，闪存等m c m 产品的产量将在未来四年中翻倍增长。如图1 1 所示： m c m 产品的出货量和销售额将由2 0 0 4 年的3 2 8 亿片、4 2 亿美元分别提 高到2 0 0 8 年的6 0 6 亿片、7 6 亿美元。 第l 页共j 9 页 电子科技大学硕士论文 蚕 ：5 0 0 嘲嗍百百百r 雨 是0 2 0 0 l2 0 0 2j2 0 0 3 i2 0 0 4 l2 0 0 5 i2 0 0 6 i2 0 0 7 i2 0 0 8 lr - lt l x d t ，9 81 3 2l2 1 0i3 2 8i4 1 3i4 9 6i5 6 0 6 0 6 一r y r m 1 8 6 6$ t 3 2 4 1 $ 2 3 9 壤勃2 l8 | 孔8 7 l i s 时8 4 l s 6 s 1 6 体7 数8 s 1 0 o o c 毳嚣| l 乙0 0 0 s 0 图l 一1i s u p p l i ：2 0 0 1 2 0 0 8 年世界m c m 的增长预测图1 5 l 1 1 2 信号完整性分析 信号完整性( s i g n a li n t e g r i t y ，s i ) 好是指电路中信号能以正确的时序、 持续的时间和电压幅度传输。当信号不能正常响应时，就会出现诸如误触 发、阻尼振荡、过冲等信号质量问题，造成系统时钟间歇振荡以及数据出 错。从广义上讲，s i 问题主要表现为5 个方面：即延迟、反射、串扰、同 步切换噪声和电磁兼容性问题【引。 产生s i 问题的原因是：高速信号的上升下降时间较短，己经可以和 互连线上信号的传输时间相比拟，高速信号的传输呈现出电磁波的特征。 若互连线的传输延迟大于i 4 倍信号上升下降沿时阊，该互连线被视为传 输线或称“电气长线” 6 1 。差的信号完整性是板级设计中互连线尺寸、互 连线结构、板层特性等多种因素共同引起的。 1 1 。3 电磁兼容设计 电磁兼容性( e l e c t r o m a g n e t i cc o m p a t i b i l i t y e m c ) 指的是电子系统、 设备和装置在设定的电磁环境中，在观定的安全界限内，以设计的等级或 性能运行，而不会由于电磁干扰引起损坏或不可接受的性能恶化的能力 ( a n s ic 6 4 1 41 9 9 2 ) f ”。e m c 包括抗干扰能力强和对外电磁干扰小两个 方面。如今，器件的速度不断提高，系统结构也更加复杂，各个电子产品 必须在特定电磁环境中f 常工作。这就给电路设计者提出了新的要求：在 保持系统功能的基础上，还要满足电磁兼容标准的要求。 二战开始不久后，电磁干扰( e l e c t r o m a g n e t i ci n t e r f e r e ，e m i ) 逐渐成为一 第2 葵共5 9 次 d s o 专用高速触发与时间内插m c m 的研究 个严重问题。德国v e r b a n dd e u t s c h l e re l e c t r o t e c h n i k e r ( v d e ) 首先开始颁 布强制性的电磁兼容规范。此后，受v d e 的推动，美国通信委员会( f c c ) 也设立了一系列电子设备的规范，以限制电磁干扰的数量。世界其他国家 也都纷纷效仿v d e 和f c c 为数字系统开发电磁兼容标准。目前，欧洲在 电磁抗干扰性测试上处于领先地位【8 1 。 国际e m c 规范包括三大类：即基本标准，通用标准，产品系列标准。 其中，基本标准由国际电工技术委员会( i e c ) 监督国际无线电干扰特别 委员会( c i s p r ) 制定，通用标准和产品标准在此基础上制定。它们确定 了不同应用环境中、不同工作频段的电子产品的辐射发射限值、灵敏度水 平、测试条件帮测试过程【8 】。 1 2 本论文研究的意义 数字示波器( d i g i t a lo s c i l l o s c o p e ，d s o ) 是上世纪7 0 年代迅速发展起来 的一种新颖示波器。d s o 以数字化的形式处理并记录波形，具有存储时间 长、能捕捉触发前的信号、可与计算机接口、可分析复杂的瞬变信号等优 点p 】。刚一问世，d s o 就显示出强大的生命力和广阔的发展前景。 近年来，d s o 的发展极为迅速。世界范围内主要的d s o 生产商有美 国泰克( t e k t r o n i x ) 公司、美国力科公司、安捷伦公司等。安捷伦、泰克 公司已经相继推出带宽高达4 - 6 g h z 、全带宽采样率高达2 0 g b s 的新产品， 突破了宽带示波器的局限。目前，我国也加大了对国产高性能d s o 研制 的投入，如北京普源公司已经自主开发了l o o m h z 双通道、采样率为 1 0 0 m b s 的彩色数字示波器。但总的来说，我国d s o 研制的总体水平仍有 待提高，这有待于关键d s o 专用集成电路的设计、制造、测试等核心技 术的掌握和提高。 d s o 包括通道放大器、a d 转换器、触发发生器、存储器、控制电路、 时钟发生器、d a 转换器等子单元系统。由于受到a d c 采样速率的限制， 实现高频带宽的d s o 需要采用时间内插技术【9 1 。本文研究了d s o 中的高 分辨率的高速触发与时间内插多芯片组件，它在d s o 中具有很强的通用 性。 第3 页共5 9 负 电子科技大学硕士论文 1 3 技术指标及难点 1 3 1 功能定义及工作原理 本文研究的m c m 由高速触发电路、时问内插电路、触发源选择器和 触发电平调节器构成，其系统结构如图1 2 所示： 图1 ，2高速触发与时间内插m c m 的系统结构图 其工作原理如下：首先，触发源选择器选择一个触发激励，通过触发 电路产生一个稳定的高速触发脉冲；然后，触发信号经电平转换器输出， 分别提供给时基电路和时间内插电路：时间内插电路在高速同步时钟信号 的作用下，鉴别出内插时间；最后。由双积分扩展器放大鉴别时间，并输 出定宽度倍数的方波信号。 高速触发电路由高速电压比较器和同步双d 触发器组成，其结构如图 1 3 所示。触发源与触发电平通过电压比较器进行比较，若前者大于后者， 则输出高电平信号；反之，则输出低电平。为保证信号的稳定性，在信号 进入第一级d 触发器的同时，通过加入一个延迟器，同步双d 触发器的 时钟信号，以保证输出一定宽度的触发信号。 时间内插电路结构如图1 4 所示。当测定高频信号时，d s o 不能实时 采样，而用几个不同相位的采样时钟来获得等效的采样点，并进行多相叠 加重现被采样信号，即时间内插原理。触发脉冲通过鉴别器，输出触发点 和采样点之蒯的时间差丁；通过双积分扩展电路扩展放大丁，然后用比 较器比较并输出到时基芯片中。 第4 页共5 9 页 d s o 专川高速触发与时间内插m c m 的研究 豫5 眦 图l 一3 高速触发电路示意图图1 4时间内插电路示意图 1 3 2 主要技术指标 本m c m 电性能要求主要包括以下三个方面： l 、触发晃动：士l o d i v 。它反映了触发脉冲边沿的相位差。d s o 显 示的信号的上升沿宽度越宽，触发晃动越大。 2 、鉴别时间灵敏度：2 3 时钟周期可选择。它是衡量d s o 捕捉高 频信号的能力的指标。 3 、at 时间分辨率：2 0 p s 。它是d s o 显示器上时间轴上每格( d i v ) 可以分辨出的最小鉴别时间，它反映了采样点的间隔时间大小。 t 3 3 技术难点 本文研究的m c m 具有高集成度、高速度、高精密度、数模混合的特 点。因此，系统的延时和噪声抑制是保证该组件性能指标的关键。 由于本m c m 的e m c 需满足相关标准的要求，因此如何抑制数模干扰、 提高组件的s i 和e m c 也是本设计中需要解决的问题。 1 4 本文的工作 为配合5 0 0 m h z 数字存储示波器小型化的要求，本文将依照d s o 高 速触发与时间内插模块的指标要求，研究满足信号完整性、电磁兼容性要 求的高速触发与时间内插m c m 。 本文主要工作包括以下三个方面：m c m 的基板设计、m c m 的电磁屏 蔽封装设计、m c m 的可测试性设计。 第5 狐共5 9 贝 电子科技大学硕士论文 第二章高速m c m 的基板设计 本m c m 的设计要求包括：信号完整性好、电磁兼容性满足行业标准、 热稳定性好、集成度高、工艺可靠且成本适中。 本章将结合上述要求，从“电气长线”的传输效应、最小“电流环路” 两个方面展开，结合传输线理论、电流环路理论以及电磁噪声抑制技术等， 计算传输线的特征参数、电流环路面积、功耗等关键参数。在借鉴国内外 高速p c b 和m c m 的设计经验的基础上【旧- 13 1 ，我们提出了双面布局、六 层布线的m c m l 基板结构以及指导基板设计的s i 约束规则“。 2 1 基本理论 2 1 1 传输线理论 在高速电路设计中，器件的信号边沿速率已达到几百个p s 。对于这样 的器件，信号线已经不是一般意义的短接互连线。如图2 1 所示，一般近 似认为，当信号的延迟时间大于信号跳变时间2 5 的时候，信号线就要被 看作是传输线 15 1 。信号线长度超过一定数值后，信号传输过程中就会出现 延迟、反射、过冲、串扰等信号完整性问题，如图2 2 所示。工程中定义 这样的长信号线为“电气长线”【i “。 幽2 1 传输线上的最小延时图2 2 “电气长线”的信号完帮性问题 传输线的内部和周围存在电磁场，能量以电磁波的模式传递，而不是 单纯的电子移动。传输线分为均匀传输线和非均匀传输线。均匀传输线的 分布参数各处都是一样的，电磁波在其中以电磁平面波( t e m 波) 的模式 传递。非均匀传输线上，电磁波以t e 或t m 模式传播，其特征参数是： 第一6 畎共5 9 页 里! 旦主旦壹堕丝垄量堕囹堕鱼竺! 竺箜坚塞 作频率的函数 1 7 l 。频率小于3 g h z 的传输系统可视为均匀传输线【”】。因此， 本文研究的高速互连线属于均匀传输线的范畴。 均匀传输线的基本特征可以归结为： 1 、电参数分布在其占据的所有空间位置上。 2 、信号传输需要时问，传输线的长短影响信号的延迟和畸变。 3 、信号不仅是时间的函数，同时也与信号在该时刻所处的位置有关。 传输线的分布特性可由四个一次参数和三个二次参数来量化。四个一 次参数分别为单位长度的电感( l ) 、单位长度的电容( c ) 、单位长度的电阻 ( r ) 和电导( g ) 。它们由传输线的尺寸结构和绝缘介质的板层特性决定， 同时也与传输线的分布容性负载有关。传输线的二次参数有特征阻抗z 。、 传输速度t 。d 和传输因数r 。 无损耗传输线的分布电感、电容均匀地分布在传输线上，其等效模型 对如图2 - 3 所示： l 0l 0i _ f l l 0 l 0 l 0l 0l 0 图2 - 3 无损耗的传输线等效模型 无损耗传输线的特征阻抗z 。和传输延迟t 。d 的计算公式分别为 ，一f三ol o 一1 百 ( 2 1 ) 耳d = , l o c 0 ( 2 - 2 ) 实际传输线是有损耗的传输线。信号会沿传输线衰减并产生附加相 移，这罩引入传输因子来表征其损耗特性： ，= 口+ j p ( 2 - 3 ) 其中，y 为传输因子，实部。为衰减系数，虚部0 为延时相移可计算为： 一c 刮等+ 詈脬 。， 电子科技大学颂十论文 卢= 丽( 1 一丽r g 丽) ( 2 5 ) 式中，l 0 、c o 为分布电感、电容，r 、g 为有损传输线的分布电阻、 电导，u 为传输信号的角频率。 微带线和带状线是常见的两种传输线结构。如图2 - 4 所示，夹在两个 电源地平面之间的信号线为带状线。这种结构中，信号线被两个平面屏蔽 起来，因而信号比较干净、抗干扰性能较好、阻抗易于控制。微带线结构 如图2 - 5 所示，信号线在外层、电源，地平面在信号线的一侧。其信号线暴 露在空气中，使得信号线容易接触。 图2 - 4 带状线结构图2 - 5微带线结构 表2 1 分别总结了带状线和微带线的特征参数的计算式： 表2 - 1 ：带状线和微带线主要特征参数计算公式1 1 5 、6 带状线微带线 z n ：当h 1 羔堕 z 0 s ，0o 4 + 二1 o 8 + 二)岛2 丽m 0 8 w + t = 1 0 1 7 i 乙= 1 0 1 7 厄丽丽 c o = 1 0 0 0 t z p 。a c o ：l o o o 。z 。 l o = z 0 2 c o l 。= z 0 2 c 。 其中，为介质的相对介电系数： 为自感，单位是p h f t ：c o 是自电容， t 。d 为传输延时，单位为n s f t ；l d 单位为p f f t 。 第8 贝麸研血 里! 旦主型量鲨丝垄兰堕囹查塑坚竺坚塑鲨壅 微带线的e ，较带状线小，其信号传播速度更快。因此，对相同上升 时间的信号，微带线较带状线更不易出现传输效应。 除传输线的结构和信号的上升时间影响“电气长线”的临界值外，传 输线的分布负载也会产生影响。传输线的分布负载呈容性，使传输线的线 电容增大、特征阻抗变小、延时增大。其结构如图2 - 6 ： d 考虑负载分布的影响，z 。和t p d 的计算公式调整为： 乃患n 。6 ：、l + 鲁 ( 2 7 ) v 0 0 以上，本节介绍了传输线的电磁波特性、分布特征参数、传输线的结 构、传输效应以及其出现的条件一一“电气长线”的临界值。分析看出： 其一，边沿速度越快的信号，其电气长线的临界值越小，互连线越容易产 生传输效应。因此，设计高速电路时，在保证电路性能的基础l 尽量选择 速度较慢的器件将有利于减少版图设计中的“电气长线”。其二，不同结 构的传输线出现传输效应的临界值是不一样的。带状线的阻抗可控性较 好，而微带线信号传输速度更快，更有利于和设长互连线。其三，传输线 上的分布负载同样影n 向传输效应。过多的容性负载导致传输线阻抗下降， 延时增大，使得传输效应更容易出现。因此，负载较多的传输线不易过氏。 2 1 2 电流回路理论 根据丛尔霍夫定律：任何时域信号，从源端传输到负载端都! 必颁构成 一个完整的回路；任伺频域信号，从源端传输到负载端都必须有个最低 皇王翌! 垫奎兰塑主垦兰 阻抗的路径。这个原则也适合高速电路【l “。 在高速电路板上，信号线被视为传输线，信号沿着阻抗最低的路径传 输。这个路径是邻近的导线或者是邻近的电源地平面。如果信号不是由设 计的回路返回，就一定会通过某个客观存在的回路返回，这一非正常回路 中的器件就会受到干扰。另外，信号回路都具有天线效应，信号回路越大， 天线效应越强，对外干扰越大，也越容易受到外界的干扰。 因此，高速电路设计中建立电流回路的概念，设计好信号的返回路径， 才能减小电路的对外干扰，并增强自身抗干扰能力。 2 1 3 差模辐射理论 两个大小相同方向相反的电流称为差模电流。差模电流一般会形成一 个电流环路，这些环路相当于可产生磁场辐射的小型天线。尽管正常工作 的电路必须具备完整的电流环路，但为了限制差模辐射，设计过程中需对 环路的尺寸与面积进行严格控制。 当环路的尺寸远小于信号波长和场距时，差模电流的辐射可以用小型 环状天线( 磁偶极子) 来模拟，如图2 7 示： 【r f 图2 7 小型环状天线的自由空间辐射模式 从图中可以看出，在自由空间中，小型环状天线的模式为一个圆形环 面。最大发射点在环的侧面，并处于x y 环平面内。辐射的零点位置在平 面的法线方向z 轴上。因为电场在环平面内被极化，因此在y 方向的极化 天线可以检测到最大的电场发射喁j 。 当环状天线的周长超过1 4 波长，图2 7 所示的差模辐射模型不再适 用。对于周长等于一个波长的环形天线，它的辐射模式将旋转9 0 度，最 大辐射在环平面的法线方向上 8 1 。此时，环状天线的辐射零点变成了较大 第1 01 j 共5 9 “ d s o 专用高速触发与时间内插m c m 的研究 环状天线的最大辐射点。 对于环路面积为a ，电流为i 的小型环状天线，考虑测量中的地面反 射，并假设所有反射方向相同，则在距离源点r 处( 远场区) 测量到的电 场e 大小表示为： e = 2 6 3 x 1 0 “6 ( - r 2 ，) ( 与 ( 2 - 8 ) r 利用上式求解环路面积a ，就可以得到不超过标准发射限制水平的最 大环路面积a o ，其表达式为： a ：一 )o 380er(2-2-9 2 万 ) j 1 式中，e 是辐射限制，单位为m v m ；r 是环路与测量天线之间的距离， 单位为m ；f 是电流信号频率，单位为m h z ；i 是差模电流，单位为m a ； a 是环路面积，单位为c m 2 。如果需要设计能够满足法定辐射标准要求的 电路系统，则其电流环路面积应低于i 临界值a o 。 高速数字设计中，控制差模辐射的有效方法是尽量减小电流所包围的 环路面积，即信号线与其相应的地回流线尽量靠近。工程中针对主要辐射 源如时钟、高速信号等关键信号的环路采用差分对的形式走线，可以获取 较小的环路面积：此外，在高速信号线下布设完整的低阻抗的地电源平面 也有利于获得最小的电流回路。 减小环路电流也是抑制差模辐射发射的重要方法。如果己知环路电流 的大小，则很容易根据式( 2 - 8 ) 来预测差模辐射的发射状况。然而，实 际情况中环路电流很难准确知晓。因此，必须采用模拟、测量或估算的办 法来确定电流回路的方向。 电流大小与驱动环路的源阻抗和接受端的负载阻抗有关。数字系统中 线路驱动器与总线驱动器上有大电流信号，它们往往是电路中的辐射源。 此外，数字逻辑门开关时的瞬态电源电流较大，产生同步开关噪声( s s n ) 。 当这些较大的开关电流经过高阻抗地，电源时便会产生压降，导致电源地 电压波动，即地弹。高速设计中，大电流的环路电路通常是数字噪声的源 头，同步开关噪声、地弹等信号完整性问题往往可以从环路电流的分析中 找到原因。因此，若电路结构已经确定了，电路中的环路电流可以计算， 第1 1 页共5 9 页 电子科技大学硕士论文 则在物理设计中必须尽量保证大电流环路的面积最小【1 7 l 。 2 1 4 电磁噪声及抑制技术 减小电磁辐射能量、抑制电磁噪声源，才能从根本上提高电路与系统 的e m c 。s i 和e m c 的问题是相互作用、相互影响的。良好的s i 不仅可 以降低印刷电路板对外界的辐射，还增强了板子对外部e m 的抗扰度：而 良好的e m c 更有助于提高s i 。因此，保证良好的s i 有助于抑制电磁噪声。 数字电路对低电平噪声有较好的抗干扰性。但数字电路中存在较大的 内部噪声，它可能对系统及外部环境产生严重的干扰。相比而言模拟电路 则对噪声较为敏感，少量的外界噪声耦合进电路都能产生干扰。因此。数 模混合电路设计中需重点抑制数模干扰。 “电气长线”和“电流环路”是电磁噪声产生的源头。重要的数字噪 声包括同步开关噪声( s s n ) 、传输线反射、串扰等。其中同步开关噪声是 最主要的噪声源，它与电路中大电流的环路有关。 图2 - 8 所示的数字电路由4 个门电路组成，可以说明s s n 的产生机理： 图2 - 8 数字逻辑电路中同步噪声的产生 在门1 翻转前，它输出高电平，而且门和门之间的驱动线对地的分布 电容c s 被充电，其值等于电源电压。当门1 电路由高电平向低电平翻转 时，在门电路1 输出的低电平到达门电路3 之前，分布电容c s 开始放电， 并在电路的接地系统中产生一个大的瞬态电流i 。由于地系统中存在寄 生电感，则该瞬态电流i 将在门电路1 与门电路2 的接地端上产生一个 瞬态噪声电压脉冲。如果门电路2 的输出为低电平，该噪声脉冲将耦合到 第1 2 页其5 9 硬 d s o 专刚高速触发与时间内插m c m 的研究 门电路4 的输入端，可能使门电路的输出状态发生翻转。 由c 。、门l 输出端、地导线构成的电流放电回路的电阻很小，该回路 形成一个高q 值谐振电路，容易产生振荡，使门电路1 的输出电压从正压 变为负压。串联谐振电路的q 值( 或谐振增益点) 和谐振频率分别计算为： q = 去括 ( 2 - ， ：上 ( 2 1 1 ) 。 2 x 4 l c 图2 - 9 ( a ) 和( b ) 比较了串联谐振电路中添加阻尼电阻前后的信号质量。 a ) = - b ) 分布电容与接地电感的振铃波形 b ) 增加阻尼电阻后的振铃波形 从图2 - 9 看出，分布电容与接地电感导致该回路中出现过冲、振铃等 s i 问题。为抑制串联谐振，在门电路1 的输出端串联一个阻尼电阻或铁氧 体磁珠，以降低串联谐振回路的q 值。如图2 - 9 ( b ) 所示，加入阻尼电阻后 传输线上的下冲被消除，振铃减小，信号传输质量有所改善。 s s n 是由驱动i q 的容性负载( c s ) 和接地寄生电感( l ) 共同作用产： 蕊1 3i 延其5 9 颤 i u 子科技大学硕士论文 生的。除增加阻尼电阻以外，减小接地寄生电感、增加谐振回路中对地的 c s 也可以抑制s s n 。因此，数字逻辑系统设计中都应遵循以下两条规则： 1 、用低电感的接地系统。 2 、芯片旁就近为每个门电路提供电荷源( 如去耦高频电容) 。 逻辑门的开关瞬态电流i 经过电源面时，引起电源电压的波动，即 电源噪声。i 流经地平面时，引起地电压的波动，即地弹噪声。通常， 地噪声问题比电源噪声问题更严重。这是因为i 可以使用合理的去耦电 容加以抑制，而地回路中的信号电流却无法通过去耦或旁路的办法解决 3 。 下面我们首先重点分析地噪声的抑制技术。 有效抑制地弹噪声的办法是尽量减小接地系统的寄生电感。采用完整 的地平面或地网格接地系统可提供低阻抗的电流回路。此外，为电路中的 i 提供多条并联路径也可有效降低寄生电感。但是，并联地线间存在互 感，两条线距离非常近( 紧耦合) 时，并联后实际的电感并没减小。因此 采用并联地回路的方法减小寄生地电感时，相邻线间距必须适当大。 抑制电源噪声常通过电源去祸实现，图2 一1 0 比较了去耦电容添加前 后瞬态开关电流的流动回路。 8 ) 幽2 1 0a ) 无去耦电容的人电流路 b ) 有去耦电容的电流同路变小 如图2 一l o ( a ) 所示，当逻辑门丌关时，瞬念丌关电流i 在电源线的l u 感上产生一个压降。在逻辑门电源引脚附近放置了一个高频电容，如图 2 ，1 0 ( b ) 所示。这样瞬态盯关r ! l 流经过去耦电容放电，电流的环路较( a ) 图的 回路面积大大减小。 第1 4 贝共5 9 贝 d s o 专用高速触发与时间内插m c m 的研究 为取得较好的去耦效果，电容的类型、容值、数量、与i c 之间的距 离需要计算优化。在i c 开关期间，能够提供i c 工作所需的所有电流的去 耦电容的最小容值可以计算为： c ：d 1 d t( 2 1 2 ) d y 式中，d v 是在时间d t 内。瞬态电流d i 在电源电压上产生的瞬态压降。 由上式可看出：容值的大小应该满足瞬态电流、开关时间以及电路噪 声裕度的要求。但由于大电容的谐振频率较低，频率特性不好，因而电容 值不能过大。此外，实际电容和连接线存在寄生电感，因此电容的位置也 直接影响d v 的大小，设计中电源与接地线的总长度一般应小于1 5 i n 8 1 。 本节分析了数字电路中主要的噪声源一一s s n 、地弹、电源噪声，总 结了抑制噪声的方法。可以看出数字系统的小环路面积、低地电感、串联 阻尼电阻、合理的电源去耦可以有效地减小电路系统的噪声，同时也保证 了信号传输的较好的s i 。这些理论将直接指导实际高速基板的设计。 2 2 理论计算 2 2 1 延时裕度与时钟歪斜 本m c m 的时间鉴别器由三个高速d 触发器( u 1 、u 2 、u 3 ) 和高速 与门( u 4 ) 构成，其电路结构如图2 - 1 l ( a ) ：其中，c l k 为时钟信号，最 高频率为5 0 0 m h z ；t r i 和t r i 为触发脉冲差分信号，t r i 经三级触发后 与t r i 相与，输出鉴别时间单脉冲t 。其时序关系如图( b ) 所示： v 4 图2 1 1a ) 高速时间鉴别器的同步传输结构剀 第1 5 页共5 9 页 电子科技大学硕士论文 图2 1 lb ) 含传输延时和时钟歪斜的同步传输时序图 q i 、q 2 、q 3 分别由t r i 经u 1 、u 2 、u 3 触发得到，相对于t r i 的触 发上升沿，它们分别延迟a t 、2 c 、3 c 。 2 c = 3 c = at + t + t c l k 2 t c l k ( 2 1 3 ) ( 2 1 4 ) 其中，a t 为触发脉冲上升沿与其后第一个时钟上升沿之间的时间间 隔，t c l k 为时钟周期。 实际布线后，由于传输线延时，时钟c l k l 、c l k 2 、c l k 3 到达触发 器的时间不严格同步，因此存在时钟偏差( t s k e w ) 。为保证u 2 、u 3 正确 触发，信号d 2 与时钟c l k 2 、d 3 与c l k 3 到达的时间需满足： t “ 么+ 。 ( 2 - 1 5 ) 表2 - 2不同介质对应的传输线的延时【6 介质材料 传输延时( p s i n c h ) 介电常数 空气 8 51 0 电缆( 7 5 速率)l l31 8 电缆( 6 6 速率) 1 2 92 3 f r 4 ( 外部走线) 1 4 0 1 8 02 8 4 5 f r 4 ( 内部走线)1 8 04 5 a 1 2 0 3 ( 内部走线) 2 4 0 2 7 0 8 o 10 0 其中，t p d 为u i 的响应时间，t a 。【。y 为u l 、u 2 或u 2 、u 3 间传输延时 第1 6 页共5 9 页 d s o 专用高速触发与时间内插m c m 的研究 的最大值。时钟走线的最大允许长度差l 计算为： l t s k e w t p d ( 2 - 1 6 ) 不同介质上传输线的单位延时t p d 如表2 2 所示，则同步时钟线的长 度最大差值l m a x 计算如下： 对f r 一4 的外层微带线，t p d = 1 4 0 p s i n c h ，则：l m a x 2 1 i n c h ； 对f r 一4 的内层带状线，t p d = 1 8 0 p s i n c h ，则：al m a x 1 7 i n c h ； 对氧化铝陶瓷的内层带状线，t p d = 2 7 0 p s i n c h ，则：l m a x 1 1 i n c h ； 2 2 2e c l 逻辑门的噪声裕度 逻辑门的高、低电平噪声容限可分别计算为： n m h = v o hm i n v i h ( 2 1 7 ) n m l = v l l v o lm a x ( 2 - l8 ) 图2 1 5 给出了e c l l 0 k h 系列的直流特性： 幽2 i2e c lj o k h 系列的直流特性【1 5 08 i - 0 9 8 11 3 由此可以计算本e c l 电路的高、低电平的噪声裕度： v o h m 12 一o9 8 v ，v m ：一1 l3 v ，则n m h = 0 15 v 圮眦。、= 一1 6 3 v ，v f l = 一14 8 v ，! | ! j jn m l = 0 15 v 墩高、低l 【! i l i 的噪声裕度的最低值，e c l 逻辑门电路晌噪声裕度为l5 0 m y 。 电子科技大学硕士论文 2 2 3 “电气长线”的临界长度 逻辑电路中传输线的长度超过某临界长度后，该传输线成为“电气 长线”，其临界长度f 。可计算为： f 0 告2 i l i t r ( 2 - - 1 9 ) 其中，l 。为上升时间对应的传输线长度，t p d 为单位延时，t ，为上升时 间。对1 0 k h 系列的e c l 器件。取t ，= 1 5 0 p s ，计算得： 对f r 4 的外层微带线结构，t p d = 1 4 0 p s i n c h ，则：乇= 0 ，1 8i n c h ； 对f r 4 的内层带状线结构，t p d = 1 8 0 p s i n c h ，则t o = o 1 4i n c h ； 对氧化铝陶瓷的内层带状线结构，t p a = 2 7 0 p s i n c h ，则f o = 0 1 0 i n c h ： 2 2 4 阻抗控制 由传输线理论可知，传输线的特征阻抗z o 与其物理结构和介电常数 有关。根据表2 1 中微带线和带状线的z o 与其几何尺寸( w h ) 、介电常数 e ，间的关系式计算得到： 若采用z o = 5 0q 的微带传输线结构： 对f r 一4 介质板，取e ，= 4 5 ，娑z 1 8 门 对陶瓷介质板，取，= 9 。_ w “1 0 门 若采用z o = 5 0 q 的带状传输线结构： 对f r 4 介质板，取e ，= 4 5 ，_ wz 0 2 5 d 对陶瓷介质板。取，= 9 ，。w 。0 1 8 口 实际传输线的e ，受温度和频率的变化影响。当工作于0 。c 一7 0 。c 时， e ，的改变可能会引起f r 4 上传输速度和特征阻抗1 0 的变化1 。根据 反射对匹配阻抗的要求，可预算反射系数，反射系数的计算式表示为： 第1 8 页共5 9 页 d s o 专用高速触发与时间内插m c m 的研究 p ：孥：孕喜( 2 - 2 0 ) 圪z o + 互 由前节知，e c l 的噪声容限为1 5 0 m v ，输出摆幅取为1 v ，则反射系 数需控制在l5 以内。设计砷取反射预算p = 1 0 ，由式可知z o 允许的 容差范围为2 0 。若取负载端下拉电阻的误差为5 ，则z o 随温度、频 率以及工艺加工的容差约有1 5 。 本节分别计算出了z o - - - - - 5 0 q 时，f r 4 和陶瓷基板上微带线以及带状 线的宽厚比孚和孚，根据1 0 的反射预算，计算出z o 随温度、频率以及 工艺加工的容差允许为1 5 左右。 2 2 5 允许的最大电流环路面积 根据差模辐射理论可知：在高速数字设计中，抑制差模辐射的方法是 使电流所包围的环路面积最小。环路面积是否小于允许的最大环流面积将 直接影响该系统e m c 是否达标。f c c 标准p a r t1 5 第j 部分，对b 类电子 产品的辐射发射限制的规定如图2 1 3 所示1 8 1 ： c l a s s c l a s s b i l 1 02 03 0 5 0 1 0 0 2 0 0 3 0 0 5 0 0 1 0 0 0 赫单fm h t ) 图2 - 1 3 f c c 标准p a r t15 第j 部分在测量距离3 m 处的发射限制 从图中可知：当工作频率f = 5 0 0m h z 时，测量距离r = 3 m 处，允许 测到的最大场强e = 2 0 0 u v m 。若环路最大电流取为3 0 m a ，按照上述规定， 带入式( 2 - 9 ) 计算，得到辐射限制允许的最大环路面积为： 第1 9 页共。页 电于科技大学硕士论文 a 。：三! ! 掣竺! 三：o 0 3 0 4 c m ：a 02 1 砑五矿刮 删 因此，根据上面的计算结果。版图布局布线时应该保证信号的回流环 路的面积小于o 0 3 0 4 c m 2 。 2 2 6e c l 逻辑电路的功耗与热阻 本文研究的m c m 中采用图2 1 4 所示的e c l 器件的差分匹配结构。 其工作电压为一5 2 v ，传输线特征阻抗z o = 5 0 q ，通过下拉电阻下拉到电 压一2 v ，其中，r t = r 2 =