多功能数字钟电路设计.doc

学学 号：号： 0120709320328 课课 程程 设设 计计 题题 目目多功能数字钟电路设计多功能数字钟电路设计 学学 院院信息工程学院信息工程学院 专专 业业通信工程通信工程 班班 级级 07030703 姓姓 名名王琳王琳 指导教师指导教师付琴付琴 2009 年6月29日 摘要 本实验为多功能数字钟的设计与仿真调试。数字钟的基本功能包括 1、准确计时，以 数字形式显示时、分、秒的时间；2、小时的计时要求为“12 翻 1” 、分和秒的计时要求 为 60 进位；3、校时功能。扩展功能包括：1、定时控制；2、仿广播电台整点报时。此 数字钟电路由振荡器、分频器、校时电路、显示译码电路和功能扩展电路组成。本是实 验采用 Proteus 软件进行仿真。仿真结果显示此电路能完成上述要求，可实现上述一系 列功能。 关键字：多功能数字钟 计时功能 校时功能 扩展功能 仿真调试 Abstract This experiment for the design of multi-function digital clock debugging and simulation. The basic function of the number of minutes, including 1, the exact time in order to display the number of hours, minutes, seconds; 2, hours of time requested for the “12 over 1”, minutes, and seconds of time requested for the binary 60; 3, school function. Expansion features include: 1, time control; 2, like the whole point of radio time. This digital clock by the oscillator circuit, divider, school circuit, showing the expansion decoding circuit and functional circuit. This is experimental software simulation using Proteus. Simulation results show that this circuit can be completed by the above-mentioned requirements, a series of functions to achieve the above. Keywords: multi-function digital clock Time function Check function Extensions Simulation debugging 目录目录 1 绪论 .1 2 原理电路的设计 .2 2.1 设计总体方框图 .2 2.2 主体电路的设计方案的选择 .2 2.2.1 振荡器的设计 .2 2.2.2 分频器的设计 .4 2.2.3 时分秒计数器的设计 .5 2.2.4 校时电路的设计 .7 2.3 功能扩展电路的设计 .9 2.3.1 定时控制电路的设计 .9 2.3.2、仿广播电台整点报时电路的设计.10 2.4 总体电路图及工作原理 .12 2.4.1 多功能数字钟总体电路图 .12 2.4.2 多功能数字钟工作原理 .13 3 仿真 .14 3.1 仿真软件介绍 .14 3.2 仿真结果及分析 .14 3.2.1 计时 .14 3.2.2 校时 .15 3.2.3 校分.15 3.2.4 闹时 .16 3.2.5 仿电台整点报时 .17 4 小结与体会 .18 附录 1 芯片引脚图及功能表.19 附录 2 原器件清单.22 附录 3 参考文献.23 1 1 1 绪论 数字钟的概述 数字钟以其显示的直观性、走时准确稳定而受到人们的欢迎，广泛应用于家庭、车 站、码头、剧场等场合，给人们的生活、学习、工作、娱乐带来了极大的方便。数字钟 实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准 时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准的 1HZ 时间信号必须 做到准确稳定.通常使用石英晶体振荡器电路构成数字钟. 数字钟是一种用数字电路技术实现时、分、秒计时的装置，它的计时周期为 24 小时， 显示满刻度为 23 时 59 分 59 秒，另外应有校时功能和报时功能。与机械式时钟相比具有 更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。 数字钟的设计方法有许多种 ,例如,可用中小规模集成电路组成电子钟；也可以利用专 用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机 来实现电子钟等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程 灵活，并便于功能的扩展。 2 2 原理电路的设计 2.1 设计总体方框图 此多功能数字钟系统的工作原理：振荡器产生的稳定稳定高频脉冲信号，作为数字 钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满 60 后向分计数器进位，分计 数器计满 60 后向小时计数器进位，小时计数器按照“12 翻 1”规律计数。方框图设计如 图 2.1 所示。 时显示器 时译码器 时计数器 分显示器 分译码器 分计数器 秒显示器 秒译码器 秒计数器 校时电路 定时控制 仿电台报时 报整点时数 触摸整点报时 振荡器分频器 图 2.1 多功能数字钟系统方框图 计数器的输出经译码器送显示器。计时出现误差时可以用校时，校分，校秒。扩展 电路必须在主体电路正常运行的情况下才能进行功能扩展。 2.2 主体电路的设计方案的选择 2.2.1 振荡器的设计 方案一：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计 时的准确程度，通常选用石英晶体构成振荡电路。一般来说，振荡频率越高，计时精度 3 越高。图 2.2 为晶体振荡器电路，所以输出端正好可得到 1Hz 的标准脉冲。 图 2.2 晶体振荡器电路 方案二：多谐振荡器是能产生矩形波的一种自激振荡器电路，由于矩形波中除基波 外还含有丰富的高次谐波，故称为多谐振荡器。多谐振荡器没有稳态，只有两个暂稳态， 在自身因素的作用下，电路就在两个暂稳态之间来回转换，故又称它为无稳态电路。 由于接通电源瞬间，电容 C 来不及充电，电容器两端电压 uc 为低电平，小于 （1/3）Vcc，故高电平触发 端与低电平触发端均为低电平，输出 uo 为高电平，放电管 VT 截止。这时，电源经 R1，R2对电容 C 充电，使 电压 uc 按指数规律上升，当 uc 上升 到（2/3）Vcc 时，输出 uo 为低电平，放电管 VT 导通，把 uc 从（1/3）Vcc 上升到 （2/3）Vcc 这段时间内电路的状态称为第一暂稳态，其维持时间 TPH 的长短与电容的充 电时间有关 。充电时间常数 T 充=（R1R2）C。 如果对精度要求不是太高，可采用由集成电路定时器555与 R 、C 组成的多谐振荡器。 设振荡频率 f0=1kHz,电路参数如图2.3所示。 4 图 2.3 555 与 RC 组成的多谐振荡器 在对精度要求不太高的情况下，我选择方案二，实现起来不复杂，较为简单。 2.2.2 分频器的设计 分频器的功能主要有两个：意识产生标准秒脉冲信号；二是提供功能扩展电路所需 要的信号，如仿电台报时用的 1kHz 的高频信号和 500Hz 的低音频信号等。选用三片中规 模集成电路计数器 74LS90 可以完成上述功能。74LS90 芯片的引脚功能图见附录 1。 74LS90 具有如下的五种基本工作方式： （1）五分频：即由 FD、FC、和 FB组成的异步五进制计数器工作方式。 （2）十分频（8421 码）：将 QA与 CK2联接，可构成 8421 码十分频电路。 （3）六分频：在十分频（8421 码）的基础上，将 QB端接 R1，QC端接 R2。其计数顺序为 000101，当第六个脉冲作用后，出现状态 QCQBQA=110，利用 QBQC=11 反馈到 R1和 R2的方 式使电路置“0”。 （4）九分频：QAR1、QDR2，构成原理同六分频。 （5）十分频（5421 码）：将五进制计数器的输出端 QD接二进制计数器的脉冲输入端 CK1，即可构成 5421 码十分频工作方式。 5 （6）此外，构成上述五种工作方式时，S1、S2端最少应有一端接地；构成五分频和十分 频时，R1、R2端亦必须有一端接地。本实验的分频电路如图 2.4 所示。 图 2.4 分频电路 因每片为 1/10 分频，3 片级联则输可获得所需要的频率信号，即第 1 片的 Q0 输出 500Hz，第二片的 Q3 输出为 10 Hz，第 3 片的 Q3 输出为 1 Hz。 2.2.3 时分秒计数器的设计 分和秒计数器都是模数 M=60 的计数器，器计数规律为 00-01-02-58-59-00 方案一: 选择 74LS90 作为十位、个位计数器，再将它们级联组成模数 M=60 的计数器。时计 数器是一个“12 翻 1”的特殊进制计数器，即当数字钟运行到 12 分 59 分 59 秒，秒的个 位计数器再输入一个秒脉冲时，数字钟应自动显示为 01 时 00 分 00 秒，实现日常生活中 习惯的计时规律。也选用 74LS90。此芯片的功能表见附录 1。 用 74LS90 连接的 60 进制和 24 进制的电路图分别如图 2.5、2.6 所示。 6 U7 74LS90D QA 12 QB 9 QD 11 QC 8 INB 1 R91 6 R92 7 R01 2 INA 14 R02 3 U8 74LS90D QA 12 QB 9 QD 11 QC 8 INB 1 R91 6 R92 7 R01 2 INA 14 R02 3 2 3 5 481 0 7 0 6 U11 74LS90D QA 12 QB 9 QD 11 QC 8 INB 1 R91 6 R92 7 R01 2 INA 14 R02 3 U12 74LS90D QA 12 QB 9 QD 11 QC 8 INB 1 R91 6 R92 7 R01 2 INA 14 R02 3 19 21 22 2024 23 27 18 50 图 2.6 60 进制计时电路 图 2.7 24 进制计时电路 方案二： 60 进制电路中，选 74LS92 作为十位计数器，74LS90 作为个位计数器，再将它们级 联组成模数 M=60 的计数器。74LS92 的引脚图和功能表分别见附录 1 所示。此电路图如图 2.8 所示。 图 2.8 60 进制计时电路 7 24 进制电路中，选择 74LS191 作为十位计数器，74LS74 作为个位计数器。再将它们 级联成 24 进制计数器。电路图如图 2.9 所示。 图 2.9 24 进制计时电路 2.2.4 校时电路的设计 当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时） 。校时是数字钟 应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使电路不过于复杂， 这里只进行分和小时的校时。 对校时电路的要求是，在小时校正时不影响分和秒的正常计数；在分校正时，不影 响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种， “快校时”是通过开 关控制的，是计数器对 1Hz 的校时脉冲计数。 “慢校时”是用手动产生单脉冲作校时脉冲。 图 2.10 所示为校“时” 、校“分”电路。 8 图 2.10 校“时” 、校“分”电路 其中 S1 为校“分”用的控制开关，S2 为校“时”用的控制开关，它们的控制功能如 表 2.1 所示。校时秒冲采用分频器输出的 1Hz 脉冲，当 S1、S2 分别为“0”时可进行 “快校时” 。如果校时脉冲由单次脉冲产生器提供，则可进行“慢校时” 。 表 2.1 校时开关的功能 需注意的是，校时电路是由与非门构成的组合逻辑电路，开关 S1、S2 为“0” 、 “1” 时，可能会产生抖动，接电容 C1、C2 可缓解抖动。必要时还应将其改为去抖动开关电路。 S1S2功能 11计数 10校分 01校时 9 2.3 功能扩展电路的设计 2.3.1 定时控制电路的设计 数字钟在制定的时刻发出信号，或驱动音响电路“闹时” ；或对某装置的电源进行接 通或断开“控制” 。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时 间必须满足规定的要求。 例如要求上午 7 时 59 分发出闹时信号，持续时间为 1 分钟。 7 时 59 分队应数字钟的时个位计数器的状态为（Q3 Q2 Q1 Q0）H1=0111,分个位计数器的 状态为（Q3 Q2 Q1 Q0）M2=0101,分个位计数器的状态为（Q3 Q2 Q1 Q0）M1=1001。若将 上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正 好在 7 点 59 分响，持续 1 分钟后（即 8 点时）停响。所以闹时控制信号 Z 的表达式为 Z=(Q2 Q1 Q0)H1*(Q2 Q0)M2*(Q3 Q0)*M （式 2-1） 式中，M 为上午的信号输出，要求 M=1。 如果将 Z 进行布尔代数变换，实现电路如图 2.11 所示。其中 74LS20 为 4 输入二与 非门，74LS03 为集电极开路（OC 门）的 2 输入四与非门，因 OC 门的输出端可以进行 “线与” ，使用时在它们的输出端与电源+5V 端之间接一电阻 RL，RL 的值为 3.3 千欧姆。 如果控制 1KHz 高音电路的两级与非门也采用 OC 门，则 RL 的值应重新计算。 图 2.11 闹时电路 由图 2.11 可见，在上午 7 点 59 分时，音响电路的晶体管导通，则扬声器发出 1KHz 的声音。持续 1 分钟到 8 点整，晶体管因输入端为“0”而截止，电路停闹。 10 2.3.2、仿广播电台整点报时电路的设计 仿广播电台整点报时电路的功能要求是：每当数字钟计时快要到整点的时候发出声 响，通常按照 4 低音 1 高音的顺序发出简短声响，最后一声高音结束的时刻为整点时刻。 仿电台整点报时电路如图 2.12 所示。这里采取的都是 TTL 与非门。 图 2.12 仿电台报时电路 设 3 声低音（约 500Hz）分别发生在 59 分 51 秒、53 秒、55 秒、及 57 秒，最后一声 高音（约 1KHz）发生在 59 分 59 秒，它们持续的时间为 1 秒。如表 2.2 所示。由表 2.2 可得：Q3S1=”0”时，输入音响=500Hz；Q3S1=”1”时，输入音响=1KHz。只有当分十位 的 Q2M2 Q0M2=11，分个位的 Q3M1 Q0M1=11，秒十位的 Q2S2 Q0S2=11 及秒个位的 Q0S1=1 时，音响电路才能工作。 11 表 2.2 个位计数器的状态 CPQ3S1Q2S1Q1S1Q0S1功能 50 0000停 510001鸣低音 520010停 530011鸣低音 540100停 550101鸣低音 560110停 570111鸣低音 581000停 591001鸣低音 000000停 12 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U1 74LS90 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U2 74LS90 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U3 74LS90 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U4 74LS90 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U5 74LS90 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U6 74LS90 R 4 DC 7 Q 3 GND 1 VCC 8 TR 2 TH 6 CV 5 U7 555 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U8 74LS90 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U9 74LS90 CKA 14 Q0 12 CKB 1 Q1 9 Q2 8 Q3 11 R0(1) 2 R0(2) 3 R9(1) 6 R9(2) 7 U10 74LS90 R2 5.1k R1 2k R3 10k C1 100n C2 10n R3(2) 1 2 3 U11:A 74LS00 4 5 6 U11:B 74LS00 10 9 8 U11:C 74LS00 13 12 11 U11:D 74LS001 2 3 U12:A 74LS00 4 5 6 U12:B 74LS00 12 U13:A 74LS04 34 U13:B 74LS04 R4 3k3 R5 3k3 C3 10n C4 10n R5(2) 1 2 4 5 6 U14:A 74LS20 10 9 8 U12:C 74LS00 13 12 11 U12:D 74LS001 2 3 U15:A 74LS00 4 5 6 U15:B 74LS00 56 U13:C 74LS04 1312 U13:D 74LS04 1110 U13:E 74LS04 98 U13:F 74LS04 9 10 12 13 8 U14:B 74LS20 LS1 SOUNDER 1 2 4 5 6 U16:A 74LS20 9 10 12 13 8 U16:B 74LS20 10 9 8 U15:C 74LS00 13 12 11 U15:D 74LS00 1 2 3 U17:A 74LS03 4 5 6 U17:B 74LS03 R6 3k3 R7 22R R8 1k Q1 2N1711 LS2 SOUNDER R7(2) U16:A(A) 2.4 总体电路图及工作原理 2.4.1 多功能数字钟总体电路图如图 2.13 所示 13 图 2.13 多功能数字钟的总体电路图 2.4.2 多功能数字钟工作原理 本实验采取了 74LS90 用两块芯片进行级联来产生 60 进制和 24 进制。 秒个位计数单元为进制计数器，无需进制转换，只需将0与1（下降沿有效） 相连即可。0（下降没效）与Z 秒输入信号相连，3可作为向上的进位信号与十 位计数单元的1相连。 秒十位计数单元为进制计数器，需要进制转换。将进制计数器转换为进制 计数器的电路连接，即将秒十位 R0 与 Q1 相连，将 R02 与 Q2 相连。其中2可作为向上 的进位信号与分个位的计数单元的0相连。 分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，也是 分个位计数单元的3作为向上的进位信号应与分十位计数单元的0相连，分十位计 数单元的2作为向上的进位信号应与时个位计数单元的0相连。 时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元 应为 24 进制计数器，所以在两块 74LS90 构成的 100 进制中截取 24，就得在 24 的时候进 行异步清零，即将时个位与时十位的 R01 相连，并和时十位 Q1 连接；再将时个位与时十 位的 R02 相连，并将其与时个位 Q2 连接，R91 与 R92 相连，接地，达到清零效果。 每个 74LS90 芯片与一个数码管相连，达到数字显示效果。 秒个位的 1Hz 脉冲由 555 组成的振荡器和 74LS90 构成的分频器来产生。555 的 3 脚 输出 1KHz,以从左至右的顺序，第一个 74LS90 的 Q0 输出 500Hz，第二片的 Q3 端输出 10Hz。此处产生的 1Hz、500Hz 分别给扩展电路提供输入脉冲。从而此数字钟可实现计时、 校时、闹时和仿电台报时的功能。 14 3 仿真 3.1 仿真软件介绍 本实验采用 Proteus 软件进行仿真。Proteus 是英国 Labcenter 公司开发的电路分 析与实物仿真软件。它运行于 Windows 操作系统上，可以仿真、分析(SPICE)各种模拟器 件和集成电路。 该软件的特点是：实现了单片机仿真和 SPICE 电路仿真相结合。具有模拟电路仿 真、数字电路仿真、单片机及其外围电路组成的系统的仿真、RS232 动态仿真、I2C 调试 器、SPI 调试器、键盘和 LCD 系统仿真的功能；有各种虚拟仪器，如示波器、逻辑分析仪、 信号发生器等。支持主流单片机系统的仿真。目前支持的单片机类型有： ARM7(LPC21xx)、 8051/52 系列、AVR 系列、PIC10/12/16/18 系列、HC11 系列以及多种 外围芯片。提供软件调试功能。在硬件仿真系统中具有全速、单步、设置断点等调试 功能，同时可以观察各个变量、寄存器等的当前状态，因此在该软件仿真系统中，也必 须具有这些功能；同时支持第三方的软件编译和调试环境，如 Keil C51 uVision2、MPLAB 等软件。具有强大的原理图绘制功能。 总之，该软件是一款集单片机和 SPICE 分析于一身的仿真软件，功能极其强大。 proteus6.5 是目前最好的模拟单片机外围器件的工具,真的很不错。可以仿真 51 系列、 AVR,PIC 等常用的 MCU 及其外围电路当然,软件仿真精度有限,而且不可能所有的器件都找 得到相应的仿真模型。 3.2 仿真结果及分析 3.2.1 计时 当按下仿真界面左下角的仿真控制键，开始仿真。多功能时钟 开始计时。如图 3.1 所示。 15 图 3.1 计时显示电路 3.2.2 校时 本实验电路图上有两个校时开关。左边的为校时控制开关，右边的为较分控制开关。 关闭左开关时，开始校时，如图 3.2 所示。 图 3.2 校时电路 3.2.3 校分 断开做开关，关闭右开关，开始较分，如图 3.3 所示。 16 图 2.3 校分电路 3.2.4 闹时 例如定的时间为 8 时。此电路从 7 时 59 分开始发出闹是信号，持续 1 分钟。7 时 59 分时，仿真器件喇叭开始发出声响。如图 2.4，可观察仿真器件的电平显示。 图 2.4 闹时电路 17 3.2.5 仿电台整点报时 每当数字钟计时电路块到整点时发出声响。通常按 4 低音，1 高音的顺序发出。仍用 具有仿真特性的喇叭作为扩音器件，如图 2.5 所示。 图 2.5 仿电台整点报时 根据仿真结果可知，此电路设计符合设计要求。达到了计时、校时、闹时、仿电台整点报时的功能。 18 4 小结与体会 在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作 原理和其具体的使用方法。在连接六进制、十进制、六十进制的进位及十二进制的接法 中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误 所在并及时纠正了。 经过这次课程设计，也使我更加深刻体会了电路 CAD 软件。熟练地运用了 Proteus 软件，并认识了 Proteus 各器件以及其使用方法，熟悉了各仿真器件的操作过程。在实 际操作过程中，我学到了书本以外的知识，也遇到了许多困难。最终经过努力研究、与 同学探讨，都一一解决了。例如在设计 24 进制计时电路时，我将时个位与时十位的 R01、R91 相连，并和时十位 Q1 连接；再将时个位与时十位的 R02、R92 相连，并将其与 时个位 Q2 连接。仿真结果显示错误。其实，只要将时个位与时十位的 R01 相连，并和时 十位 Q1 连接；再将时个位与时十位的 R02 相连，并将其与时个位 Q2 连接，R91 与 R92 相 连，接地，即可达到清零效果。 回头去看，通过这次数电课程设计，我掌握了设计一个数字电路的基本方法和基本 步骤，实际解决了设计中出现的问题，增强了寻找问题，解决问题的能力。我有了更多 的经验与信心，去完成以后的每一次挑战。 19 附录 1 芯片引脚图及功能表 图 1 74LS90 引脚图 复位输入输出 R1 R2 S1 S2 QD QC QB QA H H L H H L H H X L L L L L L L L L L L L L L L L H L L H 计 数 计 数 计 数 计 数 表 1 74LS90 功能表 A 将输出 QA与输入 B 相接，构成 8421BCD 码计数器； B 将输出 QD与输入 A 相接，构成 5421BCD 码计数器； 20 C 表中 H 为高电平、L 为低电平、为不定状态。 图 2 74LS92 引脚图 （1）CPU 为加计数时钟输入端，CPD 为减计数时钟输入端。 （2） LD 为预置输入控制端，异步预置。 （3）CR 为复位输入端，高电平有效，异步清除。 （4）CO 为进位输出：1001 状态后负脉冲输出， （5）BO 为借位输出：0000 状态后负脉冲输出。 表 输入输出 MRPLCPUCPDP3P2P1P0Q3Q2Q1Q0 1XXXXXXX0000 00XXdcbadcba 0