VLSI数字电路0.18um工艺传输门全加器设计

VLSI电路设计-项目设计传输门全加器设计指导老师： 组长： 目录一.项目设计方案21.1一位全加器简介：21.2一位全加器的真值表：21.3镜像CMOS全加器电路图：31.4镜像CMOS全加器的棍棒图：41.5镜像CMOS全加器的优化棍棒图：41.6镜像CMOS全加器的欧拉路径：51.7镜像CMOS全加器的网表：5二项目设计完成情况71. HSPICE前仿真：72.版图：83.DRC/LVS/PEX完成情况：84.HSPICE后仿真情况：95.全加器面积及性能：96.项目展望：10附录一10附录二10一.项目设计方案1.1一位全加器简介： 全加器是算术运算电路运算中的基本单元，也是构成多位加法器的基本单元，介于加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。通常情况下，我们采用两种结构构成全加器电路，一种是由两个半加器组成，另一种为镜像结构。全加器的基本符号如图1-1所示。其中，A、B为加法器的输入，Cin进位输入，Sum为输出，Cout进位输出。BACinCoutFULL ADDERSum1-1 全加器基本符号全加器的逻辑表达式为：Cout=AB+BCin+ACin Sum=ABCin+Cout(A+B+Cin)1.2一位全加器的真值表：输入输出ABCinSumCout00000001100101001101100101010111001111111-2 全加器真值表1.3镜像CMOS全加器电路图：1-3 镜像全加器电路图 当D为高时，！Cout被置为Vdd,清除进位；当G为高时，！Cout被置为0，产生进位。当P为1时，输入进位反向传递到！Cout,同时，可以分析求和电路，当A,B,Cin同时为0，！S为1，和为0；当A,B,Cin同时为1，！S为0,和为1；当A，B,Cin既有1也有0时，！S的输出由！Cout取反决定。由于PMOS和NMOS管完全对称，所以易于画出版图。该电路的工作速度快于互补CMOS全加器。1.4镜像CMOS全加器的棍棒图：1-4镜像全加器棍棒图1.5镜像CMOS全加器的优化棍棒图：1-5镜像全加器优化棍棒图1.6镜像CMOS全加器的欧拉路径：1-6镜像全加器的欧拉路径1.7镜像CMOS全加器的网表：Mtect.lib ./TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib TT.unprotect.temp 25.subckt Mirror A B Ci Co S vdd vss M0 D A vdd vdd p18ll L=0.18u W=1.26uM1 D B vdd vdd p18ll L=0.18u W=2.16uM2 X B vdd vdd p18ll L=0.18u W=0.18uM3 E Ci D vdd p18ll L=0.18u W=2.16uM4 E A X vdd p18ll L=0.18u W=0.18uM5 H A vdd vdd p18ll L=0.18u W=0.36uM6 H B vdd vdd p18ll L=0.18u W=0.36uM7 H Ci vdd vdd p18ll L=0.18u W=0.26uM8 I A vdd vdd p18ll L=0.18u W=1.08uM9 J B I vdd p18ll L=0.18u W=1.08uM10 F A vss vss n18ll L=0.18u W=1.26uM11 F B vss vss n18ll L=0.18u W=2.16uM12 K B vss vss n18ll L=0.18u W=0.18uM13 E Ci F vss n18ll L=0.18u W=2.16uM14 E A K vss n18ll L=0.18u W=0.18uM15 N A vss vss n18ll L=0.18u W=1.44uM16 N B vss vss n18ll L=0.18u W=1.44uM17 N Ci vss vss n18ll L=0.18u W=1.44uM18 L B vss vss n18ll L=0.18u W=0.54uM19 M A L vss n18ll L=0.18u W=0.54uM20 CO E vdd vdd p18ll L=0.18u W=3.96uM21 CO E vss vss n18ll L=0.18u W=2.52uM22 G E H vdd p18ll L=0.18u W=0.72uM23 G E N vss n18ll L=0.18u W=0.18u M24 G Ci J vdd p18ll L=0.18u W=1.44uM25 G Ci M vss n18ll L=0.18u W=0.18uM26 S G vdd vdd p18ll L=0.18u W=3.06uM27 S G vss vss n18ll L=0.18u W=1.44u.endsx1 A B Ci Co S vdd vss MirrorC1 Co vss 0.3pfC2 S vss 0.3pfVDD vdd 0 dc vddvalue_vdd.param vddvalue_vdd=1.8vVSS vss 0 dc vddvalue_vss.param vddvalue_vss=0vvin1 Ci 0 PWL 2ns 0v, 3ns 1.8v, 13ns 1.8v, 14ns 0vvin2 B 0 PWL 2ns 1.8v, 13ns 1.8v, 14ns 0vvin3 A 0 PWL 13ns 0v, 14ns 1.8v.dc vin1 0,1.8,.1.dc vin2 0,1.8,.1.dc vin3 0,1.8,.1.tran 1ns 16ns.PROBE v(out) v(in).end二项目设计完成情况 基本按照项目要求完成镜像全加器的设计，从电路图、棍棒图到前仿真的网表以及最后的版图设计和后仿真，按照步骤全部完成。1. HSPICE前仿真：2-1 前仿真全波形图2-2 前仿真延时2.版图： 本次版图采用N阱工艺，设计规则采用MOSIS规则，属于准则，其中值定为0.18um，由此确定了晶体管最小尺寸、有源区大小、多晶硅、金属层以及接触孔的尺寸，完成了所有的版图绘制。在绘制过程中最难的依旧是优化版图面积，需要合理的安排各个模块又不能丧失其逻辑功能，我们组在此研究了不少方案。比如减少寄生电容，把不影响延时的所有管子面子缩减到最小，能共用有源区的就共用等等。3.DRC/LVS/PEX完成情况：2-3.1成功跑完DRC图2-3.通过LVS图4.HSPICE后仿真情况： 在LVS通过的情况下进入到后仿真，自动生成3个文件。2-4PEX图5.全加器面积及性能： 版图面积：115.3404um2 速度：1.4+1.2/2=1.3ns 优点：利用资源复用减少了晶体管数目；利用逻辑变形减少串联pmos数目；nmos和pmos完全对称利于画版图。6.项目展望： 通过本次参与全加器的设计，把学到的知识得到运用和扩展，收获颇多。希望在以后的学习工作中能够合理 安排时间，高效率的完成。延时和版图面积无法同时达到完美，只能是不断的中和调整。附录一1、 版图4-1版图附录二1、 HSPICE前仿真网表 Mtect.lib ./TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib TT.unprotect.temp 25.subckt Mirror A B Ci Co S vdd vss M0 D A vdd vdd p18ll L=0.18u W=1.26uM1 D B vdd vdd p18ll L=0.18u W=2.16uM2 X B vdd vdd p18ll L=0.18u W=0.18uM3 E Ci D vdd p18ll L=0.18u W=2.16uM4 E A X vdd p18ll L=0.18u W=0.18uM5 H A vdd vdd p18ll L=0.18u W=0.36uM6 H B vdd vdd p18ll L=0.18u W=0.36uM7 H Ci vdd vdd p18ll L=0.18u W=0.26uM8 I A vdd vdd p18ll L=0.18u W=1.08uM9 J B I vdd p18ll L=0.18u W=1.08uM10 F A vss vss n18ll L=0.18u W=1.26uM11 F B vss vss n18ll L=0.18u W=2.16uM12 K B vss vss n18ll L=0.18u W=0.18uM13 E Ci F vss n18ll L=0.18u W=2.16uM14 E A K vss n18ll L=0.18u W=0.18uM15 N A vss vss n18ll L=0.18u W=1.44uM16 N B vss vss n18ll L=0.18u W=1.44uM17 N Ci vss vss n18ll L=0.18u W=1.44uM18 L B vss vss n18ll L=0.18u W=0.54uM19 M A L vss n18ll L=0.18u W=0.54uM20 CO E vdd vdd p18ll L=0.18u W=3.96uM21 CO E vss vss n18ll L=0.18u W=2.52uM22 G E H vdd p18ll L=0.18u W=0.72uM23 G E N vss n18ll L=0.18u W=0.18u M24 G Ci J vdd p18ll L=0.18u W=1.44uM25 G Ci M vss n18ll L=0.18u W=0.18uM26 S G vdd vdd p18ll L=0.18u W=3.06uM27 S G vss vss n18ll L=0.18u W=1.44u.endsx1 A B Ci Co S vdd vss MirrorC1 Co vss 0.3pfC2 S vss 0.3pfVDD vdd 0 dc vddvalue_vdd.param vddvalue_vdd=1.8vVSS vss 0 dc vddvalue_vss.param vddvalue_vss=0vvin1 Ci 0 PWL 2ns 0v, 3ns 1.8v, 13ns 1.8v, 14ns 0vvin2 B 0 PWL 2ns 1.8v, 13ns 1.8v, 14ns 0vvin3 A 0 PWL 13ns 0v, 14ns 1.8v.dc vin1 0,1.8,.1.dc vin2 0,1.8,.1.dc vin3 0,1.8,.1.tran 1ns 16ns.PROBE v(out) v(in).end2、 HSPICE后仿真网表* File: Mlist* Created: Fri Jan 4 12:14:57 2013* Program Calibre xRC* Version v2012.1_19.13* .include Mlist.pex.subckt Mirror CI B A CO VSS VDD S* * SS* VDDVDD* VSSVSS* COCO* AA* BB* CICIM10 N_F_M10_d N_A_M10_g N_VSS_M10_s N_VSS_M10_b N18 L=1.8e-07 W=9e-07+ AD=3.73909e-13 AS=9.888e-13 PD=1.75455e-06 PS=5.32e-06M11 N_F_M11_d N_B_M11_g N_VSS_M11_s N_VSS_M10_b N18 L=1.8e-07 W=1.08e-06+ AD=4.48691e-13 AS=6.996e-13 PD=2.10545e-06 PS=5.34e-06M13 N_E_M13_d N_CI_M13_g N_F_M13_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06+ AD=7.92e-13 AS=8.64e-13 PD=3.98e-06 PS=4.08e-06M14 N_K_M14_d N_A_M14_g N_VSS_M14_s N_VSS_M10_b N18 L=1.8e-07 W=3e-07 AD=7.5e-14+ AS=9.288e-13 PD=8e-07 PS=5.32e-06M12 N_E_M12_d N_B_M12_g N_K_M12_s N_VSS_M10_b N18 L=1.8e-07 W=3e-07 AD=6.395e-13+ AS=7.5e-14 PD=4.58e-06 PS=8e-07M21 N_CO_M21_d N_E_M21_g N_VSS_M21_s N_VSS_M10_b N18 L=1.8e-07 W=7.2e-07+ AD=4.032e-13 AS=8.492e-13 PD=2.56e-06 PS=5.6e-06M15 N_N_M15_d N_A_M15_g N_VSS_M15_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06+ AD=4.032e-13 AS=1.5589e-12 PD=2e-06 PS=6.22e-06M16 N_N_M16_d N_B_M16_g N_VSS_M16_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06+ AD=4.032e-13 AS=5.7745e-13 PD=2e-06 PS=2.97e-06M17 N_N_M17_d N_CI_M17_g N_VSS_M17_s N_VSS_M10_b N18 L=1.8e-07 W=1.44e-06+ AD=8.8128e-13 AS=5.7745e-13 PD=3.648e-06 PS=2.97e-06M23 N_G_M23_d N_E_M23_g N_N_M23_s N_VSS_M10_b N18 L=1.8e-07 W=3.6e-07+ AD=3.498e-13 AS=2.2032e-13 PD=2.54e-06 PS=9.12e-07M25 N_G_M25_d N_CI_M25_g N_M_M25_s N_VSS_M10_b N18 L=1.8e-07 W=5.4e-07+ AD=4.05e-13 AS=1.485e-13 PD=2.58e-06 PS=1.09e-06M18 N_M_M18_d N_B_M18_g N_L_M18_s N_VSS_M10_b N18 L=1.8e-07 W=5.4e-07+ AD=1.485e-13 AS=1.485e-13 PD=1.09e-06 PS=1.09e-06M19 N_L_M19_d N_A_M19_g N_VSS_M19_s N_VSS_M10_b N18 L=1.8e-07 W=5.4e-07+ AD=1.485e-13 AS=9.78e-13 PD=1.09e-06 PS=5.44e-06M27 N_S_M27_d N_G_M27_g N_VSS_M27_s N_VSS_M10_b N18 L=1.8e-07 W=7.2e-07+ AD=4.752e-13 AS=7.041e-13 PD=2.76e-06 PS=4e-06M0 N_D_M0_d N_A_M0_g N_VDD_M0_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 AD=3.618e-13+ AS=7.842e-13 PD=1.75e-06 PS=4.26e-06M1 N_D_M1_d N_B_M1_g N_VDD_M1_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 AD=3.618e-13+ AS=8.433e-13 PD=1.75e-06 PS=4.34e-06M3 N_E_M3_d N_CI_M3_g N_D_M3_s N_VDD_M0_b P18 L=1.8e-07 W=1.08e-06 AD=5.94e-13+ AS=5.832e-13 PD=3.26e-06 PS=3.24e-06M4 N_X_M4_d N_A_M4_g N_VDD_M4_s N_VDD_M0_b P18 L=1.8e-07 W=3.6e-07 AD=1.068e-13+ AS=6.417e-13 PD=8.6e-07 PS=4.54e-06M2 N_E_M2_d N_B_M2_g N_X_M2_s N_VDD_M0_b P18 L=1.8e-07 W=7.2e-07 AD=4.399e-13+ AS=2.136e-13 PD=3.36e-06 PS=1.72e-06M20 N_CO_M20_d N_E_M20_g N_VDD_M20_s N_VDD_M0_b P18 L=1.8e-07 W=1.26e-06+ AD=7.938e-13 AS=8.064e-13 PD=3.78e-06 PS=4.28e-06M5 N_H_M5_d N_A_M5_g N_VDD_M5_s N_VDD_M0_b P18 L=1.8e-07 W=4.9e-07 AD=1.372e-13+ AS=9.126e-13 PD=1.05e-06 PS=4.74e-06M6 N_H_M6_d N_B_M6_g N_VDD_M6_s N_VDD_M0_b P18 L=1.8e-07 W=4.9e-07 AD=1.3