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基于r a s 结构的测试方法研究 摘要 超大规模集成电路已经展到了深亚微米系统芯片阶段。随着生产工艺的改 进，电路的集成度还在不断的提高。由于超大规模集成电路晶体管个数和密度 的增加，测试这样的电路面临许多问题。其中比较严重的问题有三个：它们分 别是测试时间、测试数据量和测试功耗。测试时间和测试数据里直接影响着测 试成本。在串行扫描结构中电路在测试状态下的节点跳变率和功耗要比正常模 式下高。高功耗导致的芯片过热会使无故障电路生成错误的相应数据，甚至毁 坏电路降低产品的成品率。 本文围绕s o c 低功耗测试展开了一系列的研究。测试功耗按产生的形式不 同可以分为动态功耗和静态功耗两种。本文主要研究如何抑制电路的动态功耗， 鉴于随机扫描结构( r a n d o ma c c e s ss c a n ，r a s ) 在降低动态测试功耗中的突出 表现，本文着重研究了基于r a s 结构的测试方法。 本文提出了一种基于r a s 结构的测试方法：该方案首生成几个折叠集测试 电路中大部分的故障，然后直接翻转扫描单元得到剩余故障的测试向量。通过 编码折叠控制信息从而降低了测试数据量。通过调整折叠集中向量序列提高了 测试数据相关性，因此有效的控制了测试功耗。并行的测试数据加载方式有效 的减少了测试时间。 为了减少r a s 结构的硬件开销，本方法引入了输入精简技术对扫描单元进 行受限分组。分组后r a s 结构给每个分组一个控制信号，有效的降低了r a s 结构中地址译码器的复杂度。扫描链分组使编码时的寻址范围缩小，从而进一 步提高了数据编码的效率。受限分组策略减少了折叠集中向量的个数，因此降 低了时间开销。但是由于同一时刻发生变化的扫描单元又有所增加，所以测试 功耗也有略微的增加。 关键词：输入精简，测试功耗，折叠计数器，数据压缩，随机扫描结构 t e s tr e s e a r c hb a s e do nr a ss t r u c t u r e a b s t r a c t 1 1 1 ev l s it e c h n o l o g yh a sa d v a n c e dt ot h ee r ao ft h ed e e ps u b m i c r o ns o c w i mt l l e d e v e l o p m e n to fp r o d u c t i o nt e c h n o l o g y , t h ei n t e g r a t i o no f i ci sa l s oc o n t i n u o u s l yi m p r o v e d 1 1 1 eh i g h l yi n t e g r a t e dc i r c u i tf a c e sl o t so fp r o b l e m sd u r i n gt e s t i n g d u et o t h ee v e r i n c r e a s i n gt r a n s i s t o rc o u n ta n dc i r c u i td e n s i t yo fm o d e mv l s ic i r c u i t ，c o m p r e h e n s i v e t e s t i n go fs u c hd e v i c e sm e e t sm a n g ec h a l l e n g e s t h e r ea r et h r e es e r i o u sp r o b l e m s ：t h e s e a r et e s ta p p l i c a t i o nt i m e ，t e s td a t av o l u m e ，a n dt e s tp o w e rc o n s u m p t i o n t h et e s ta p p l i c a t i o n t i m ea n dt e s td a t av o l u m ea r ed i r e c t l yr e l a t e dt ot h ec o s to ft e s t i n g t h es w i t c h i n ga c t i v i t y a n dp o w e rc o n s u m p t i o no fs e r i a l s c a nt e s t i n gi sk n o w nt ob em u c hh i g h e rt h a nn o r m a l o p e r a t i o n t h ee x c e s s i v eh e a td i s s i p a t i o nc a u s e db yh i g hp o w e rc o n s u m p t i o nc a np r o d u c e i n c o r r e c tr e s p o n s e se v e nf o rc i r c u i t sw i t hn oa c t u a ld e f e c t s f u r t h e r , t h eo v e r w h e l m i n gh e a t d i s s i p a t i o nc a l ld a m a g et h ec i r c u i tu n d e rt e s t ，r e s u l t i n gi ny i e l d l o s s l o wp o w e rt e s to fs o ci sr e s e a r c h e di nt h i sd i s s e r t a t i o n t e s tp o w e rc a nb ed i v i d e d i n t ot w oc a t e g o r i e sb yi t sp r o d u c e df o r m s ，o n ei sd y n a m i cp o w e ra n dt h eo t h e ri ss t a t i c p o w e r t 1 1 i sd i s s e r t a t i o ni sf o c u so nh o wt o c u td o w nt h ed y n a m i ct e s tp o w e r 缸也e r a n d o ma c c e s ss c a n ( r a s ) a r c h i t e c t u r e si su s e f u li nr e d u c et e s tp o w e r , t h er e s e a r c hi sb a s e d o nr a ss t r u c t u r e an e wt e s ts c h e m eb a s e do nr a ss t r u c t u r ei sp r o p o s e di nt h i sd i s s e r t a t i o n f i r s t l y s e v e r a lf o l d i n gt e s ts e t sa r eg e n e r a t e dt od e t e c tm o s to ft h ef a u l t s 。t h e nt h et e s tp a t t e r n sf o r t h er e m a i n e df a u l t sa r ec r e a t e db ym o d i f yt e s td a t ei ns c a nc e l l s t e s tv o l u m e i sr e d u c e db y c o d i n gc o n t r o li n f o r m a t i o no ff o l d i n gs e t s r e o r d e r i n gt h ep a t t e r n si nf o l d i n gs e ts ot h e t h er e l a t i v i t yo ft e s tp a r e r n si si n c r e a s e db y t e s tp o w e ri sd e c r e a s e d t e s tt i m ei sc u td o w n t h r o u g hp a r a l l e lt e s tp a t t e ml o a d i n g i n p u tr e d u c t i o ni su s e dt og r o u pt h e s c a nc e l l sr e s t r i c t i v e l ys o 勰t or e d u c et h e c o m p l e x i t yo fr a s s t r u c t u r e a f t e rg r o u p i n g ，s c a nc e l l si nt h es a m eg r o u ps h a r eo n ec o n t r o l s i g n a ls ot h ec o m p l e x i t yo fa d d r e s sc o u n t e ri nr a s s t r u c t u r ei sr e d u c e d g r o u p i n gt h es c a n c e l l sn a r r o wt h es c o p eo fa d d r e s sw h i c he n h a n c et h ee f f i c i e n c yo ft e s td a t ae n c o d i n g g r o u p i n gt h es c a nc e l l sr e s t r i c t i v e l yr e s u l ti nf e wp a t t e r n si nf o l d i n gs e ts ot h et e s tt i m ei s d e c r e a s e d t h en u m b e ro fs c a nc e l l sw h i c hc h a n g e da tt h es a m et i m ei si n c r e a s e d ，s ot h e t e s tp o w e ri si n c r e a s e ds l i g h t l y k e yw o r d s ：i n p u tr e d u c t i o n ；t e s tp o w e r ；f o l d i n gc o u n t e r ；d a t ac o m p r e s s i o m r a n d o m a c c e s ss c a n 插图目录 图2 1 一维r a s 结构5 图2 2 二维r a s 结构6 图2 3s o c 测试成本曲线8 图2 _ 4b o s t 结构框图9 图2 5b i s t 结构框图1 0 图2 - 6 一般性故障模拟示意图13 图2 7 用于选择测试生成中目标故障的故障模拟1 3 图2 8 测试的基本原理。1 4 图2 - 9f d r 码举例。18 图3 1 折叠控制电路2 0 图3 2 数据压缩过程2 2 图3 3 $ 5 3 7 8 电路加载折叠集个数和故障覆盖率关系2 3 图3 - 4 解压电路结构。2 4 图3 5 扫描单元连接图2 4 图4 1 扫描单元分组结构。2 9 图4 2 描单元连接图。3 0 表格目录 表2 lf d r 编码的码表1 8 表3 1 翻转控制函数与折叠序列关系表2 0 表3 - 2 改变顺序后的折叠计数器序列2 1 表3 3 控制信号关系2 4 表3 4 测试时间比较2 5 表3 5 测试数据量比较2 5 表3 - 6 各种方法的功耗和比较2 6 表4 1 折叠计数器生成的原始序列2 8 表4 2 改变顺序后的折叠序列。2 8 表4 3 原始测试集2 9 表4 4 宽度压缩后的测试集2 9 表4 5 测试时间和数据量比较3 2 表4 - 6 测试功耗和硬件开销比较3 2 i i i 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所 知，除了文中特别加以标志和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果， 也不包含为获得金旦曼王业盔堂 或其他教育机构的学位或证书而使用过的材料。与我一同工作 的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。 学位论文作者签字：辛b 删签字日期：夕车岛，7 日 学位论文版权使用授权书 本学位论文作者完全了解金壁王些太堂有关保留、使用学位论文的规定，有权保留并向 国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅或借阅。本人授权金目巴王些太 兰l 可以将学位论文的全部或部分论文内容编入有关数据库进行检索，可以采用影印、缩印或扫 描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名： 祧删 签字日期多桶晕占月厂夕日 学位论文作者毕业后去向： 工作单位： 通讯地址： 电话： 邮编： 致谢 两年半的研究生生活即将结束，在毕业论文完成之际，衷心地感谢我的指 导老师梁华国教授。在我两年半的硕士研究生学习和学位论文撰写的过程中， 自始至终得到了梁老师的悉心指导。感谢梁老师在学习和生活上所给予我的关 心和帮助，以及从言传身教中学到的为人品质和道德情操。梁老师严谨的治学 作风、诲人不倦的教育情怀必将使我终身受益。正是因为梁老师的长期鼓励和 指导，本人才得以顺利完成本论文的研究和写作。 衷心的感欧阳一鸣副教授。欧阳老师的悉心指导使我在学习研究中受益匪 浅。欧阳老师渊博的知识，敏锐的思维，严谨的治学态度为我树立了优秀的学 者榜样。 感谢叶益群、张念、时峰同学在学习和生活上对我的帮助。感谢合肥工业 大学系统结构研究室的陈田老师、黄正峰老师、易茂祥老师、李扬老师和詹凯 华，王杰等同学，同他们的讨论使我拓展了知识范围，提高了研究方法。 感谢研究生部的朱红老师、李军鹏老师及其它各位老师，感谢计算机学院 的杨孙梅、徐静、费明、王宝珍、曹航、王新生等老师在日常事务中提供的帮 助。 衷心的感谢我的父母，两年半来他们给予了我无私的关怀和支持，使我能 安心学习，最终完成论文。感谢所有给予过我帮助的人们。 最后，衷心感谢为评阅论文而付出辛勤劳动的各位专家学者。 作者：祝沈财 2 0 0 8 年4 月 第一章绪论 1 1 研究的背景 目前集成电路产业已经成为各国的支柱性产业，集成电路测试也成为了研 究的重点。作为集成电路测试研究中的一个重要环节，测试功耗的研究也越来 越受到人们的关注。 测试功耗是作为工业界在实际应用中遇到的问题而被单独提了出来，并引 起了学术界的关注。目前生产工艺水平进一步提高，芯片测试时的功耗非常高， 在片上系统和多核处理器高速发展的今天，测试功耗吸引了越来越多人的注意。 测试功耗是测试期间产生的功耗，其大小与测试向量、测试方法、可测试 性设计等息息相关。测试就是向被测电路施加测试向量，通过分析测试响应来 检测电路的故障。测试功耗过高主要有两个原因。一方面，为了实现测试的目 的，各测试方法均对被测电路进行了不同程度的修改，比如通过增加扫描链可 以改善电路的可控制性和可观测性、增加线性反馈移位寄存器( l i n e a rf e e d b a c k s h i f tr e g i s t e r ，l f s r ) 以实现在b i s t 中的测试产生等。而这些测试部件不可 避免的会产生相应功耗。另一方面，测试模式中，测试向量的相关性很低，电 路节点的翻转率比正常工作期间的翻转率高出几倍 1 。此外，为了节约测试时 间，并行测试被大量采用。而现在多核芯片正常工作时功耗已经很大，在测试 模式下，如果再采用并行测试，将大大增加了功耗。测试功耗可能会带来破坏 性影响 2 】，比如过高的功耗会降低芯片的稳定性，破坏电路原有的电器性能， 甚至直接烧毁电路。 低测试功耗设计不同于芯片的低功耗设计。前者是以测试时的低功耗为目 标，后者则是强调芯片正常工作模式的低功耗。某些低功耗设计能够同时在一 定程度上降低测试时的功耗，但是由于不是针对测试特点，其往往并不是最有 效的方法。 测试期间功耗主要由两部分组成：测试时的动态功耗和测试时的静态功耗。 动态功耗主要由短路电流和电路内部节点充放电所引起的功耗组成，静态功耗 主要是指由电路的漏电流引起的功耗。早期，动态功耗在总功耗中占有支配地 位，但随着工艺的发展，静态功耗的比重不断提高，已经接近动态功耗并有超 过的趋势【3 】。由于静态功耗和动态功耗的重要地位，如何有效降低静态测试功 耗和动态测试功耗将是一个值得研究的新问题。就现阶段的生产工艺水平来讲 动态功耗仍然是测试期间的功耗的主要来源，因此本文的研究主要着眼于解决 测试期间的动态功耗。 评价功耗大小的指标主要有两个，它们分别是平均功耗和峰值功耗。平均 功耗是指一段测试时间内待测电路功耗的平均值，即为该段时间电路总能量与 测试时间的比值。平均功耗较高则电路测试时产生的热量较高，如果不能及时 散发掉，很可能会对待测电路产生破坏作用，比如产生桥联故障、造成某些“热 点或破坏封装。 峰值功耗则是指某一指定时刻待测电路最高的功耗值。峰值功耗决定了电 路热量的容限和电路的封装等指标。它实际是指某一段时间窗1 2 1 内电路功耗的 最大值。因此，如果峰值功耗持续时间不长，则其产生的热量将会较快散失， 不会在电路中累计，不会对电路造成破坏性影响。反之，如果峰值功耗过大， 瞬间产生较大的热量，或者持续时间较长，累计大量的热量，都会对待测电路 产生破坏性影响。 1 2 研究现状 近些年来，低功耗测试己经成为国内外测试领域的一个热门研究课题，在 学术上已有了一定的研究成果和相应的实现方法。根据实现低功耗测试策略的 不同，可以简要列举为以下几类方法： 1 ) 测试向量处理技术：文献 1 0 通过压缩相容测试向量减少测试向量个 数，文献 11 通过排序提高测试向量间的相关性。这类方法通过生成更少或相 关性更好的测试数据来达到减少测试功耗的目的。 2 ) 合理设计扫描链：文献 1 2 将扫描链分组构成多扫描链，文献 1 3 将扫 描链结构改为扫描森林结构。这类方法通过合理的组织扫描链，在保证故障覆 盖率的同时，将电路的扫描测试代价降低到非扫描可测试性设计的水平。 3 ) 合理设计扫描单元：文献 1 4 在扫描单元的输出端加一些三态门，有效 的抑制了测试向量扫描移位过程对电路功耗的影响。文献 15 】通过在扫描链中 插入逻辑门来降低扫测试数据描移位时扫描单元中的翻转次数。这类方法通过 增加简单逻辑门来改造扫描单元，从而有效的减少了功耗的生成。 4 ) 扫描单元排序：根据测试数据发生跳变离输入端越近产生的功耗越大这 一个事实，文献 1 6 1 7 1 提出了按测试向量特点对扫描单元重排序，以尽量减少 扫描测试过程中扫描单元的翻转次数。 5 ) 电路分块：文献 1 8 】提出了一种基于电路分割的方法来降低测试峰值功 耗，文献 1 9 】通过控制电路中的时钟树，将与测试无关的电路模块进行有效的 阻隔。这类方法主要是通过将与测试无关的电路进行屏蔽，减少测试数据影响 的电路范围来降低功耗。 在超深亚微米工艺下，国际上低漏电流测试技术尚处于孕育阶段，有关 测试功耗的研究方法也很少涉及减少测试时的漏电流功耗。然而，低功耗设计 中出现了某些减小电路静态功耗的方法。文献【2 0 】提出了使用输入向量控制法 ( i n p u tv e c t o rc o n t r 0 1 ) 来降低电路的漏电流，简便易行，但功耗优化的比例不 大；文献【2 1 提出的电源门控法( p o w e rg a t i n g ) 能一定程度上削减漏电流和动 态功耗，但门控管的设计十分困难，还带来很大的面积及性能开销，很难在实 际中应用；阈值电压控制法( t h r e s h o l dv o l t a g ec o n t r 0 1 ) 和源级偏置法( s o u r c e 2 b i a s i n g ) 2 2 】能在一定程度上降低由于亚阈值电流造成的漏电流问题，但是在 一定程度上是以牺牲性能为代价的。 测试时的漏电流进行优化不同于一般的低功耗设计。普通的低功耗设计技 术的目标是降低电路运行时的功耗、减少电路散发的热量，并没有特意考虑测 试时的功耗优化问题。对于测试来说，为了保证较高的测试覆盖率和测试效率， 希望测试向量尽可能的完备，而且为了降低测试成本，还要求测试时间尽可能 少。这就使测试时电路内部节点状态的变化非常频繁。在超深亚微米工艺中， 这种状态的剧烈变化会引起电路中漏电流的增加，对电路产生不良影响。不过， 低功耗设计技术对测试功耗的研究有着良好的借鉴意义。 1 3 课题来源和本课题工作 本课题研究得到了国家自然科学基金( 9 0 4 0 7 0 0 8 ) ；国家自然科学基金重点 项目( 6 0 6 3 3 0 6 0 ) ；安徽省青年教师基金( 2 0 0 6 j q l 0 1 5 ) ；合肥工业大学研究发展基 金( 0 6 0 5 0 1 f ) 项目的资助。 本课题研究的内容和主要工作是如何降低电路在测试期间的功耗，文中提 出了基于r a s 结构和折叠集特点的低功耗测试方案。该方案同时利用折叠测试 集，输入精简技术和测试数据编码技术相结合有效地降低了测试数据量和测试 时间。具体研究工作如下： 1 ) 低功耗测试方法的综述列举了当前各种低功耗测试方案，分析了各自 的特点，并对他们进行了分类说明。 2 ) 分析折叠集特点将其有效的和r a s 结构相结合提出了一种新的测试 方案。传统的混合测试方法在伪随机测试阶段测试向量间的相关性很 小，这样的向量很难控制功耗。折叠序列的可控制性要比伪随机向量 好得多，通过调整加载折叠序列的顺序，改善相邻序列之间的相关性， 降低测试过程中电路中节点上的翻转值，从而实现了相应的低功耗测 试。 3 ) 结合输入精简技术和测试数据压缩技术，通过记录向量间的不同位的 位置信息，减少测试数据量。输入精简技术有效提减少了折叠集中的 冗余向量提高了折叠集的故障检测率，从而减少了测试时间。 1 4 本文章结构安排 本文介绍了测试功耗形成的原因，以及它们的分类。深入研究了动态功耗， 提出了一种方法来降低测试期间的动态功耗。 第一章绪论，概述了测试的背景知识，分析了集成电路测试的必要性和测 试中遇到功耗问题，并介绍了测试功耗的研究现状和方向。 第二章首先阐述了系统芯片s o c 的特点和测试特性。作为集成电路的发展 趋势，s o c 由于它高度集成的特点使其在测试过程中遇到了更多的困难。然后 阐述了集成电路测试的原理，以及测试中常用的一些概念，方法和技术。最后 简单介绍了一下常用的减少测试数据量的测试数据压缩方法。 第三章提出了的基于折叠集的低功耗测试方法。首先概述了测试方法，然 后介绍了折叠集的特性，最后是测试方法的实现和试验数据的比较。 第四章基于r a s 结构优化测试时间和数据量的测试方案。首先介绍了测试 方法，然后介绍了测试数据压缩方法，并简述了折叠集的特性。最后给出了详 细的实现策略，以及试验数据的比较。 第五章结束语，总结全文，并对今后的工作进行展望。 4 第二章测试概述及低功耗研究 2 1 基于r a s 结构的测试 随着集成电路产业的不断发展，电路测试中遇到的各种问题受到越来越多 的关注。为了解决电路测试中的观测性和控制性差的问题，可测试性设计方法 提出了扫描链插入技术。扫描链插入技术将电路中现有的时序单元串接成扫描 链，因此电路修改成本较小，从而被业界大量应用。但是串行扫描结构在测试 中仍有许多问题，其中比较严重的是测试时间，测试数据量，测试功耗问题。 测试时间和测试数据量直接影响着测试的成本。在这种结构中测试时间和扫描 链的长度以及测试向量的个数成正比。尽管多扫描链技术可以减少扫描链的长 度，但是扫描链个数受到昂贵的自动测试设备( a u t o m a t i ct e s te q u i p m e n t ，a t e ) 中的测试通道个数影响。由于存在测试数据扫描输入和反馈数据扫描输出过程， 电路中的功耗也大大地增加。 针对扫描结构的这些问题近年来 4 7 】在文献 8 的基础上提出了随机扫描 结构r a s 。这种结构不再将电路中的时序逻辑单元串接成扫描链，扫描单元间 相互独立，彼此接受独立的控制信号如图2 1 所示： 使能 s c a n ls c a n 2s c a n 3s c a n 4s c a n 5s c a n 6s c a n 7 jlj ljljljljlj l 言号 、地址译码器 1 r 地址信息 图2 1 一维r a s 结构 在r a s 结构中每个扫描单元有一个固定的地址，地址信息通过地址解码器 可以选中与其相应的扫描单元。在图2 1 中地址译码器对每一个扫描单元有一 个输出信号，这个信号作为扫描单元数据变化的使能信号。当扫描单元s c a n l 中的数据需要修改时地址信息给出s c a n l 的地址0 0 1 。经过地址译码器译 码s c a n l 的使能信号有效，此时s c a n l 中的值可以修改，其他未被选中的扫描 单元中的数据不能被修改。这种结构在上世纪八十年代便被提出，由于地址译 码器的面积开销大，加上受芯片生产工艺的限制，这种方法在当时并没有受到 很大的关注。近年来由于测试功耗，测试时间等问题的日益突出，同时芯片生 产工艺的不断提高，r a s 结构中的硬件开销问题已变得不再在十分重要 4 。随 着对r a s 结构研究的不断深入，文献 4 5 采用了二维地址解压结构来降低硬 件开销。这种结构的框图如图2 2 所示，图中行地址译码器和列地址译码器使 能信号的交点处表示一个扫描单元。只有行使能信号和列使能信号同时有效时， 相应的扫描单元才被选中。对一个拥有n 个扫描单元的电路，如果采用图2 1 中的一维解压结构地址译码器需要有n 个输出，采用了二维结构后每个译码输 出变为，z 。文献 6 提出了增加晶体管将扫描单元改造成具有内存单元功能的 结构近一步降低了硬件开销。这一系列的研究都对r a s 结构的应用提供了坚实 了理论和实验依据。 图2 - 2 二维r a s 结构 r a s 结构的优点：由于测试数据是通过直接控制扫描单元生成的，因此消 除了扫描过程带来的功耗。去除扫描过程也节省了大量的测试时间。这种结构 的测试数据，只需要存储整个测试集中前后向量的不同位地址。结合测试向量 排序方法并有效利用测试反馈信息 9 】，可以有效减低测试数据量。 2 2 系统芯片s o c 随着集成电路的工艺制造技术、封装测试技术和设计方法学的进步，晶体 管的尺寸越来越小，芯片开发者能在芯片上使用的晶体管越来越多，也因此能 容纳更多的电路，目前量产芯片的特征尺寸已降到4 5 n m 。这使得原来需要组合 具有不同逻辑、存储、模拟等多种功能的多个i c 才能实现的系统功能，如今如 需要一个i c 就可取代，这就是系统芯片s o c 带来的好处。系统芯片s o c 是超 深亚微米( v e r yd e e ps u b m i c r o n ，v d s m ) 和纳米阶段的代表性产品，它的出 现将集成电路带入了一个新的发展时期。 系统芯片s o c 是指一种微电子技术，利用该项技术可以将数百万个逻辑门、 数百万个比特的存储器以及许多不同的模拟功能单元，集成在单一芯片上以形 6 成完整系统。但习惯上是把s o c 视为内含上述数字以及模拟功能单元的集成电 路。在业界，s o c 一直没有明确界定的核心内涵和表征，而文献 2 3 】给出了s o c 的一种判断标准：“一种集成电路芯片如果具备了下述特征，就可称其为s o c ， 这些特征是：a 实现复杂系统功能的v l s i ；b 采用超深亚微米工艺技术；c 使 用一个或数个嵌入式c p u 或d s p ；d 具有从外部对芯片进行编程功能：e 主要 采用第三方的i p 核进行设计。” 2 2 i s o c 的优越性 i n t e l 公司创始人之一g o r d o nm o o r e 在他的摩尔定律中指出，集成电路中 晶体管的密度( 集成度) 每1 8 2 4 个月翻一番，同时价格降一半。预计在2 0 1 0 年，芯片上晶体管的数量将达到百亿数量级，但芯片的制造能力与设计能力的发 展却相差很大，每经过十二个月，芯片的集成度提高5 8 ，而设计能力只能提 高2 1 2 4 】。原有的垂直型芯片设计模式，即一个厂商负责从规格定义到行为 级、逻辑级、门级和版图级的整个芯片设计过程，因为设计周期较长，越来越 不能满足市场要求。近十年来，一种新的水平型设计模式基于复用的设计， 受到学术界及产业界的密切关注。通过复用一些经过验证的电路模块，可快速 构建一个复杂的系统。这类可多次重复使用的电路模块通常被称为知识产权 ( i n t e l l e c t u a lp r o p e r t y ，1 2 ) 核，而基于芯核复用实现系统级功能的芯片就是系 统芯片s o c 。 s o c 具有传统a s i c ( a p p l i c a t i o ns p e c i f i ci n t e g r a t e dc i r c u i t ) 无可比拟的优 点：由于s o c 采用了以复用i p ( i n t e l l e c t u a lp r o p e r t y ) 芯核为主的设计技术， 因而在缩短开发周期、完善系统功能、提高系统整体性能方面均具有明显优势。 系统芯片的新的设计方法已经改变了传统的设计和测试方法。为了提高设 计生产率和缩短上市时间，内核复用已经成为s o c 设计不可替代的主要方法。 这种设计方法导致出现了专门的i p 公司，专门为用户提供嵌入式内核。据预测， 在不远的将来，4 0 6 0 的内核将来自外来资源，可能会占到芯片的9 0 。 2 2 2s o c 测试特性 由于s o c 具有不同于以往板级系统的特征，所以它的测试也具有与以往不 同的特性。 速度达到g h z ，功能涵盖了逻辑、c p u 、模拟模块以及上百种不同类型的 存储器； 时钟域( 集合) 数量增加，s o c 内部的接口和扫描链测试时需要灵活、分 级和异步时钟； 可复用的“黑盒子”核或硬智能属性( i p ) 元件测试时可能需要调用不同的 测试方法学，这其中就包括b i s t ； 核测试标准的问题，其中也包括内核测试语言c t l ( c o r et e s tl a n g u a g e ) 7 【2 3 】。 对测试系统，s o c 也提出了并发测试( c o n c u r r e n tt e s t ) 能力和灵活性的要 求。 所谓并发测试能力是通过类似分时技术在单处理器上，或通过使用多处理 器实现对多个核的并行测试。这是目前唯一一个可以大幅度减少s o c 测试时间、 降低测试成本的方法 2 3 1 据s o c 芯片内各种类型电路模块测试时间的分类统计 数据指出，随机逻辑占时间比例为1 2 5 、微处理器占1 2 5 、数字信号处理 器占2 0 、嵌入式存储器占3 0 、模拟电路占2 5 。在并发测试时，由于这些 模块的测试都是同时执行的，所以总的测试时间花费仅为非并发测试时的3 0 。 如图2 3 所示，图中虚线部分为没有并发测试时的成本曲线，实线则为采用并 发测试时的测试成本曲线。 测 试 成 本 测 成本 茬 本 时间 a ) 按s o c 中每个晶体管 计算的测试成本曲线 时间 b ) 按每个s o c 芯片计算 的测试成本曲线 成本 图2 - 3s o c 测试成本曲线 s o c 测试系统的灵活性主要是指系统的可扩充性和可重构性。可扩充性实 际上是系统的一种兼容能力，即允许资源数量上的扩充，也允许通过已有资源 来执行不属于基本系统的任务。可重构性则是指系统的可重新配置能力，是在 系统体系结构保持不变的情况下，系统全部组件资源按s o c 测试需求进行重新 分配和控制的能力。适合并发测试的a t e 必须具有可扩充性，这样才能提供大 量完全独立的端口组，以选择和适配被测s o c 中一组确定的端口部分。a t e 的 灵活性实际上也意味着系统的可重构性，即允许系统具有重新排列、布局和组 合以适应测试端口的要求。这表示同一个a t e 可以通过扩充和重构，满足不同 s o c 测试需求，达到快速的市场应变和降低测试成本的要求。 2 1 3s o c 测试分类 传统的测试方法是使用自动测试设备( a u t ot e s te q u i p m e n t ，a t e ) 对被测 芯片施加测试向量，捕获芯片的输出结果与预期的正确结果进行比较，以判断 芯片中是否存在某一类型的故障。而用传统的方法测试s o c 将存在很多的问题， 这些问题在于： 1 ) a t e 的存储容量有限，其增长速度跟不上s o c 测试数据的增长； 2 ) a t e 的工作频率跟不上待测芯片的工作频率； 3 ) 测试设备的测试通道数有限，且价格昂贵【2 5 。 另外，由于测试s o c 所需的设备造价昂贵，测试每片s o c 所花的时间越长， 则每片s o c 的成本就越高，因此要尽可能地减少每片s o c 的测试时间。而测试 时间取决于测试集大小、测试模式的传输速度以及最大扫描链长度 2 6 等。 针对s o c 测试中的诸多问题，目前主要有三种解决办法： 一种解决方案是外建自测试b o s t ( b u i l d o f f s e l f - t e s t ) ，例如基于测试源 划分( t e s tr e s o u r c ep a r t i t i o n i n g ，t r p ) 技术 2 7 2 9 】，将部分芯片上的测试模 式生成资源移到离线的a t e 上，通过数据压缩技术来减少存储需求和测试时 间，芯片上的解压器成为一种无存储数据源，设计者可以通过对芯片内外测试 源的优化分配，以便能有效地降低测试成本。 图2 - 4 b o s t 结构框图 外建自测试的工作过程是：将s o c 芯片上的所有测试芯核的测试模式统一 压缩存放在a t e 的存储器中，使之成为共享的压缩数据存储源，芯片上保留一 个测试模式生成与控制中心单元，负责统一生成所有测试芯核的测试模式，并 且利用自测试环境控制测试模式应用到每个测试芯核中。其结构如图2 4 所示， 常采用编码压缩技术对原始测试集进行压缩，将压缩了的测试集存储在a t e 上，当需要测试时将压缩后的测试集还原成原测试集并把测试向量加载到被测 芯片上就可以进行测试了。 另种是使用内建自测试b i s t ( b u i l t i ns e l f - t e s t ) ，它为了减少测试成本， 将测试器移到芯片上，直接在芯片上生成测试模式。所谓内建自测试就是指模块 所施加的测试激励和输出响应的取得及评价是在芯片内部进行的。错误l 未找 到引用源。5 是内建自测试电路的结构框图。电路主要由内建自测试控制单位 b c u 和被测试模块及测试电路( 测试码生成器t p g 、测试结果评价器t r e 以 及扫描通路等) 构成。测试控制器主要作用是负责测试的启动和完成控制，它 包括测试模式计数器( 检测多测试方案或多扫描链测试完成与否) 和扫描位数 计数器( 计算内部已进行扫描测试的扫描链的位数) 。 被测模块 测试模式( m u t ) 计数器 八 l 扫描位数 计数器 t p gh扫描通路 h t r e 移位捕捉 b c u 图2 - 5b i s t 结构框图 例如，基于线性反馈移位寄存器( l i n e a rf e e d b a c ks h i f tr e g i s t e r ，l f s r ) 的 经典b i s t 结构，使用l f s r 生成伪随机向量测试，能够实现最小化的测试硬件 成本和最少的影响系统的性能，因此，它已作为标准的b i s t 方法被广泛地接 受。 第三种是近些年出现的混合模式的自测试方法，它能够有效解决高故障覆 盖率与合理的测试应用时间问题。 这种方法使用有限个随机模式检测大部分故障，对于剩下的难以测试的故 障，提供确定的模式并组合各种测试方法测试。这种方法充分利用芯片上的硬 件资源进行对自身的测试，如基于折叠计数器重新播种的确定自测试方案与使 用双重种子压缩的混合模式自测试，在这两种方案中，首先都是利用伪随机测 试方法完成对电路中大部分易测试故障的测试，剩余的故障采用确定的测试方 法来完成，其中确定的测试方法是在多种方法组合的基础上，将确定的测试模 式嵌入在一种折叠计数器的状态序列中。 该类方法结合了外建自测试与内建自测试各自的特点，具有测试数据压缩 率高、测试硬件开销低的优点；但同时它也存在着会在测试过程中产生大量的 无效和冗余的测试模式，使得整个测试应用时间增加的缺点。 2 3 集成电路的测试 在集成电路的实现过程中，测试是必不可少的一个环节。所谓测试就是： 检测集成电路芯片中那些由生产制造过程而引入的缺陷。一个系统的测试是一 个实验的过程，在这个过程中运行该系统并分析它的响应结果，以判定该系统 l o 是否正确地运转。为了检测电路在生产过程中是否引入了各种问题，首先需要 一个正确电路的逻辑结构图即电路网表。其次选择一个故障模型，分析电路在 该故障模型下所有可能存在的故障即故障列表。由于故障之间存在等价支配现 象，因此故障之间存在冗余。为了加速测试向量生成和故障模拟速度，通过故 障压缩算法压缩现有故障得到精简的故障列表。然后用测试向量生成算法生成 每个故障的测试向量，以及无故障正确响应。最后将测试向量施加到实际电路 中并分析电路输出和无故障正确响应是否有区别，从而判定电路中是否引入了 故障。 针对一个加工成型的电路，具体做法是：在被测电路的输入引脚施加测试 向量，然后检测输出引脚的响应，并将检测到的输出响应与无故障正确响应相 比较来判断电路是否存在故障。测试的主要作用是检查被测器件是否合格，是 否符合要求。然而，测试的作用不仅仅是用于判断被测器件是否合格，它还可 以提供关于制造过程的有用信息，从而有助于提高成品率，还可以提供有关设 计方案薄弱环节的信息，有助于检测出设计方面的问题。 2 3 1 故障模型 故障模型中常常会提到缺陷、差错和故障三个名词，它们的意义如下： 缺陷( d e f e c t ) 是指实际的物理系统与所设计的系统之间存在的差异。缺陷 可能是在制造过程中产生的，也可能是在长期的使用过程中产生的。 差错( e r r o r ) 是指有缺陷的系统在运行中产生错误的信号。差错是由缺陷 引起的，但缺陷在某些条件下有可能并不引起差错。只有当缺陷引起差错时我 们才有可能发现它。 故障( f a u l t ) 是对物理缺陷的抽象表示，但有时故障也指电路中实际存在 的物理缺陷。 一个电路或元件的物理故障是各式各样的，故障的种类和故障的数目也都 有很大的差异。为了便于研究，按照故障的特点和影响将其归类，称为故障模 型( f a u l tm o d e l ) 。经过大量的实验和研究，人们逐渐建立了三种常用的故障模 型，即固定故障模型( s t u c k a tf a u l tm o d e l ) 、延迟故障模型( d e l a yf a u l tm o d e l ) 和静态电流( i d d q ) 故障模型。 固定故障模型( s t u c k a tf a u l tm o d e l ) 固定故障模型按故障的数目可以分为单固定故障模型( s i n g l es t u c k - a t f a u l tm o d e l ，s s f ) 和多固定故障模型( m u l t i p l es t u c k a tf a u l tm o d e l ，m s f ) 。 s s f 模型是指在被测试电路中只存在一个逻辑故障。当然，实际电路系统通常 不止存在一个逻辑故障，但为了简化问题，而且经过实践证明，我们完全可以 采用s s f 模型解决多故障的问题。 延迟故障模型( d e l a yf a u l tm o d e l ) 延迟故障模型也是工艺缺陷引起的。但它与固定故障模型不同的是，在这 里的工艺缺陷导致的故障并没有损坏电路逻辑功能，而是使晶体管的开关时间 处长了，也就是增加了逻辑门的充放电时