（物理电子学专业论文）基于usb20的分时多道脉冲幅度分析系统研制.pdf

摘要 摘要 本文设计研制了一套基于u s b 2 0 接口的分时多道脉冲幅度分析系统。分时 多道是一种新型的核电子学仪器，不仅具有普通多道的基本功能，还可以不问 断地获取分时谱数据，实现连续测谱，并且测谱时间不丢失。通过比较各个分 时谱，分时多道可以测量出某物理过程所产生的能谱随时间的变化过程，突破 了传统多道的局限。 在功能上，分时多道具有以下新特点： 分时多道一次测量能够获得多个分时谱数据和一个总谱数据，并且分时谱的 数据量和总谱数据量相同。 分时多道可以记录一个反应过程中反应的剧烈程度随时间变化的关系。 分时多道可以实现m s 级的测量，最小每2 5 m s 可以获得一个分时谱数据。 分时多道可以实现测量时间不丢失的连续自动测量，能够保证获得谱数据的 连续性和测量时间的连续性 分时多道改变了普通多道不能对极短时间内的谱进行测量的缺陷，并且实 现了实时全自动的测量、传输和存储；更可贵的是，既保证了分时谱数据的及 时存储，又保证测量时间不丢失，保证了总谱的完整性。分时多道也能够对多 个谱进行纵向比较，从而了解和掌握核反应过程在时间轴上的变化关系。所以 分时多道的研究工作是非常有意义的。 关键字：分时多道；多道脉冲幅度分析器； u s b 2 0 ；双端口r a m a b s t r a c t 一_ ab s t r a c t t h i sp a p e rd e s i g n e da n dd e v e l o p e das e to ft i m e s h a r i n gm u l t i c h a n n e ld u i s e a m p l i t u d ea n a l y s i ss y s t e mw h i c hb a s e do nu s b 2 0i n t e r f a c e 。t i m e s h a r i n g m u l t i 。c h a n n e l p u l s ea m p l i t u d ea n a l y z e ri san e wt y p eo fn u c l e a re l e c t r o n i c s e q u i p m e n t ，w h i c hn o to n l yh a st h eg e n e r a lm u l t i - c h a n n e la n a l y z e r ，sb a s i cf u n c f i o n s b u ta l s oc a l lo b t a i n u n i n t e r r u p t e dt i m es p e c t r u md a t a ，i tb r e a k s t h r o u g ht h e l i m i t a t i o n so ft r a d i t i o n a lm u l a t i c h a n n e la n a l y z e r i nf i m c t i o n ，t i m e s h a r i n gm u l t i c h a n n e lh a st h ef o l l o w i n gn e w f e a t u r e s 1 i nam e a s u r e m e n t ，t i m e s h a r i n gm u l t i c h a n n e l a c c e s st oam i m b e ro f m u l t i - c h a n n e ls p e c t r a ld a t aa n dat i m e s c o r ed a t a 2 i i lar e a c t i o np r o c e s s ，t h e t i m e s h a r i n gm u l t i 。c h a n n e lc a na n a l y s i st h e r e l a t i o n s h i po f t h er e s p o n s ec h a n g e so v e rt i m e 3 t i m e s h a r i n gm u l t i c h a n n e lc a nb et i m e m s c l a s sm e a s u r e m e n t i tm e a n st h e t i m e s h a r i n gm u l t i - c h a n n e lc a no b t a i nat i m e s p e c t r u md a t ae v e r y2 5 m s 4 t i m e s h a r i n g m u l t i c h a n n e lc a na c h i e v eac o n t i n u o u s a u t o m a t i c m e a s u r e m e n tw i t h o u tt i m e l o s t ，e n s u r et h ec o n t i n u i t yo f s p e c t r u ma n dt h ec o n t i n u i t y o ft i m em e a s u r e m e n t 。 t i m e s h a r i n gm u l t i - c h a n n e lc h a n g e st h ed e f e c to ft r a d i t i o n a lm u l t i c h a n n e l w h i c hc o u l dn o tm e a s u r et h ev e r ys h o r tt i m es p e c t r u m a n da c h i e v et ot h er e a lt i m e a u t o m a t i cs p e c t r a lm e a s u r e m e n t ，t r a n s m i s s i o na n ds t o r a g e m o r ev a l u a b l ei sn o t o n l yt oe n s u r et h a tt h ed i v e dt i m es p e c t r u md a t at i m e l ys t o r a g e ，b u ta l s ot oe n s u r e t h a tm e a s u r e m e n tt i m ei sn o tl o s t ，a n de n s u r et h ei n t e g r i t yo ft h es c o r e ，a n da l s o f a c i l i t a t et oc o m p a r i s o nan u m b e ro fs p e c t r u mo ft h ev e r t i c a l i t sr e s e a r c hw o r ki s v e r ym e a n i n g f u l ! k e y w o r d s ：t i m e - s h a r i n g m u l t i - c h a n n e l p u l s ea m p l i t u d ea n a l y z e r ； m u l t i - c h a n n e la n a l y z e r ；u s b 2 o ：a s y n c h r o n o u sd u a l p o r ts t a t i cr a m i v 论文原创性声明和授权使用声明 本人声明所呈交的学位论文，是本人在导师指导下进行研究工作所取得的成 果。除已特别加以标注和致谢的地方外，论文中不包含任何他人已经发表或撰写 过的研究成果。与我一同工作的同志对本研究所做的贡献均己在论文中作了明确 的说明。 本人授权中国科学技术大学拥有学位论文的部分使用权，即：学校有权按有 关规定向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借 阅，可以将学位论文编入有关数据库进行检索，可以采用影印、缩印或扫描等复 制手段保存、汇编学位论文。本人提交的电子文档的内容和纸质论文的内容相 致。 保密的学位论文在解密后也遵守此规定。 作者签名：签字日期： 第l 章绪论 1 1 选题背景研究意义 第1 章绪论 如何有效地获取和处理核谱数据是核电子学研究的重要课题。在核谱测量 系统中，适当的选择探测器和信号处理电路，能够产生代表每个核辐射事件的 能量或者所发生的时间的电脉冲信号。由于核辐射的随机性，核能谱和时间谱 数据的获取就归结为对信号幅度或信号产生时间概率分布的测定。采用电子学 的方法获取谱数据就是对信号的幅度或时间间隔大小进行分析，并根据分析结 果，进行分类记录。 多道能谱测量与分析系统是应用于核技术领域的一种射线检测和能谱分析 装置，该系统由多道脉冲幅度分析器与能谱软件组成。多道脉冲幅度分析器把 输入的带有射线能量信息的脉冲信号进行幅度数字化，即把脉冲幅度进行数字 编码，然后将数据传输到计算机，通过能谱分析软件进行分析处理。多道分析 器的相应道址的计数就代表的相应能量的粒子的计数，根据道址和相应道址的 计数就能描绘出采集样品的能量分布。多道能谱测量与分析系统能够自动获取 核能谱( 王芝英，1 9 8 9 ) 。 随着研究的深入，普通多道脉冲分析系统业已不能满足需要。例如我们想 要了解，在核反应过程中，反应的剧烈程度在时间轴上的变化关系，这就需要 多道系统能够连续获得短时间内的分时谱数据，并且要实现自动测量和保存分 时谱数据。普通多道就不能满足这种系统要求了。为此，我们就要研究新的分 时多道脉冲幅度分析系统。 中国环流器二号a 装置( h l 2 a ) 是我国已建成的第一个具有偏滤器位形 的托卡马克装置，一直致力于磁约束受控核聚变的研究。分时多道研究意义就 是弄清楚一次核聚变过程中( 大概持续十几秒的时间) 聚变反应剧烈程度随时 间变化的关系，进一步加深对聚变研究工作的认识。在我们设计的分时多道系 统中，对聚变反应放出的不同能量的粒子进行计数，获得多个短时间内的分时 谱，从而了解和掌握反应的剧烈程度随时间变化的关系。 目前国内尚无成熟的分时多道产品，为此本文设计研制了新型分时多道 系统，该分时多道系统已经应用于h l 2 a 探测系统中，并且稳定工作。 分时多道系统包括两个方面：分时多道硬件系统和分时多道软件系统。硬 件系统就是支撑分时多道数据采集的硬件平台，也就是数据采集系统。软件系 统就是上位机软件系统，也就是数据处理系统。包括谱数据保存，显示，以及 第1 章绪论 谱数据后续处理。 本文的主要研究工作是分时多道硬件系统设计。 1 2 论文结构 第一章绪论，介绍分时多道的选题背景和研究意义； 第二章分时多道系统介绍，概述分时多道系统，以及设计创新点： 第三章分时多道电路设计，分模块详细介绍分时多道的电路设计； 第四章分时多道数据传输，详细介绍数据如何传输到上位机，以及数据传 输原理和固件设计： 第五章分时多道主要技术指标，介绍经过测试后的主要技术指标； 第六章结论。 2 第2 章分时多道系统介绍 2 1 分时多道概述 第2 章分时多道系统介绍 分时多道系统包括两个方面：分时多道硬件系统和分时多道软件系统。 分时多道是一个新型的核电子学仪器，不仅具有普通多道基本的处理功能， 还可以不间断的获得分时谱数据，实现连续测谱，并且测谱时间不丢失。通过 比较各个分时谱，分时多道可以测量出某物理过程所产生的能谱随时间的变化 过程，突破了传统多道的局限。 本分时多道在硬件实现方式上也相对于传统多道有了巨大的改变，集成度 更高，速度更快。其制作为一个单宽n i m 插件，使用n i m 电源，和上位机连 接为一个u s b 2 0 接口。 分时多道软件系统工作于w i n d o w sx p 操作系统，它是多文挡界面，可 以同时打开几个文挡。 本分时多道制作为一个2 1 c m * 1 3 c m 的电路板，采用高速大规模可编程逻辑 器件作为主控制部分，采用新型存储器实现存储区切换，采用u s b 2 0 高速数 据传输技术进行数据传输。实现了全自动的测量，以及谱数据的实时传输，保 存和显示。具有很高的应用价值。 分时多道支持两种开始方式：“软件开始”和“硬件开始 。 “软件开始”是指由上位机软件指令开始测量，“软指令一软件开始 发出后 分时多道立即开始分时谱的测量工作。 “硬件开始”是指由j l - 部同步脉冲触发方式开始测量，“软指令一硬件开始 发出后分时多道并不立即工作，而是等待外部触发脉冲的到来，由多道插件上 的“硬件触发信号”输入1 2 1 接受信号，当有“高电平t t l 脉冲”触发信号输入时， 分时多道才开始工作。 2 2 分时多道和普通多道相比较的优点 分时多道实现了普通多道不能实现的功能上的突破。 1 普通多道一次测量只能获得一个谱，分时多道可以获得多个谱。 2 普通多道测量谱不能记录一个反应过程中反应剧烈程度随时间变化的关 系。分时多道可以记录这种变化。 3 普通多道的测量时间受操作人的限制，其开始和结束需要操作人点击鼠标 3 第2 章分时多道系统介绍 实现。只能达到秒级别的测量，不能获得更短时间内的谱，不能实现更短时 间的测量，例如毫秒级的测量。分时多道可以实现m s 级的测量。 4 普通多道很少能实现自动测量，不能实现连续自动测量，更不能实现测量 时间不丢失的连续的自动测量。分时多道可以测量时间不丢失的连续的自动 测量。 2 3 分时多道设计上的新特点： 在功能上，分时多道具有以下新特点： 1 分时多道一次测量能够获得多个分时谱数据和一个总谱数据，并且分时谱 的数据量和总谱数据量相同。 2 分时多道可以记录一个反应过程中反应的剧烈程度随时间变化的关系。 3 分时多道可以实现m s 级的测量，最小每2 5 m s 可以获得一个分时谱数据。 4 分时多道可以实现测量时间不丢失的连续自动测量，能够保证获得谱数据的 连续性和测量时间的连续性。 在设计上，分时多道具有以下新特点： 1 首次实现测谱、传输和显示同时进行。 2 首次采用双口r a m 构造乒乓存储器结构，实现存储区自由切换，从而保证测 谱时间不丢失。 3 新采用高速大规模可编程逻辑芯片( c p l d ) 来实现硬件高速控制，大大提高 系统速度以及系统可靠性，同时也极大地缩小了控制部分的体积，。 4 新采用高速，高精度的逐次比较型1 8 b i ta d c 进行数据转换，摈弃了传统 线性放电型a d c 。 5 采用u s b 2 0 技术中g p i f 模式进行短时间内大量数据传输，并且具有即插 即用的功能。 6 满足了系统高计数率的要求，系统测能谱的计数率达到5 0 0 k c p s 。 7 满足了系统便携性要求，整个分时多道设计为一个单宽n i m 插件。 2 4 分时多道中的几个重要概念 总时间和分时时间的概念 c 测量时间”是指总的测量时间，从分时多道开始工作到分时多道停止工作 之例的时间。 t 分时时间”是指获取一次子谱( 分时谱) 的测量时间，这时分时多道并不 4 第2 章分时多道系统介绍 停止工作，只是再循环重新开始一个测量过程。 时间特性分析的概念与意义 时间特性分析是分时多道特有的功能，就是分析某一道址( 或者某一段道 址) 内的计数( 或计数和) 在时间轴上的演化关系。其实现方式是从每个子谱 文件中选择特定道内的计数，然后作图，以时间轴为横轴，计数为纵轴获得特 定能量随在时间轴上的演化关系。 测量时间不丢失的连续自动测量概念 自动测量是测量从开始到结束都不需要操作人干预，测量由计算机控制， 自动开始和自动结束。 连续测量是一次测量结束后又接着进行一次测量。 测量时间不丢失是指从分时多道开始工作到工作结束这个过程中测量一直 在进行没有间断，并且总测量时间和分时多道工作时间相同。 测量时间不丢失的连续的自动测量是指分时多道分时谱测量时间之间没有 间隙，一个分时谱测量结束后自动开始下一个分时谱测量，并且自动保存这些 分时谱数据，测量时间不间断，测量数据不丢失。 2 5 分时多道设计难点 1 谱连续：自动分时测量，并需要保证测谱时间不丢失： 2 数据量：子谱和总谱数据量相同，短时间内大量数据需要传输； 3 实时性：数据测量，数据传输和数据显示，同时进行； 4 高速性：满足高计数率测量，计数率大于5 0 0 k s p s ； 5 便携性：设计单宽一个n i m 插件。 2 6 针对难点的技术实现手段 如何保证测量时间不丢失： 使用两个存储区，两次连续测量的数据放在不同的存储区。在一次测量结 束时候及时切换存储区，保证两次测量中间没有时间间隔。实现谱连续测量。 如何保证测量和传输同时进行： 使用两个存储区，一个用于测量时刻数据采集，一个用于数据传输。用于 测量的存储区在测量时间内，存储区内的数据是动态变化的；而用于数据传输 的存储区，其内部数据在传输过程中是不发生变化的。 如何处理短时间内大量数据传输 5 第2 章分时多道系统介绍 采用u s b 2 0 技术中g p i f ( 通用可编程接口) 传输方式，这种传输方式是 u s b 2 0 传输中速度最快的，满足系统需求。 如何实现分时多道速度提升，并且体积缩小 控制部分采用大规模可编程逻辑芯片进行控制，实现硬件控制，这样控制 速度快，并且控制部分体积大大缩小( 主控制器芯片约3 c m * 3 c m ) 。 三个重要芯片： a d c 是分时多道道址精度和道址稳定的核心，其转换速率决定了多道的能 谱计数率，其d n l 决定了分时多道系统所能达到的最低d n l ；双口r a m 是 分时多道实现分时的核心，它保证了测量时间的不间断；e z u s bf x 2 是高速 数据传输的核心，它决定了分时谱最小能测量的时间。三个必不可少，而且速 度越高越好1 6 第3 章分时多道电路设计 第3 章分时多道电路设计 分时多道原理设计框图 输八靠籽| j 峰值一5k 一：部分一0 生：生一 司黼粉 习r ，厂 上位机 一一一一1 因 l 匕 ， l 存 - 、 一- ，黼、 双i z l , 一 储器部分一 ，i 儒一1 ! | i 赫螂舳l i 蛹 传输部分一厂1 乳 1 43 7 。舅 分时多道原理框图：兰l = = ：2 二二_ 图3 1 分时多道原理框图 分时多道原理框图如图3 1 所示，分时多道需要硬件和软件协同工作，硬 件部分主要完成数据的实时采集，处理和传输。软件主要完成多道参数设置， 采集定时，以及数据的实时显示和后续处理。图3 1 中主要是硬件部分原理框 图。 图中输入信号经过峰值保持部分后输出信号的峰值，经过a d c ( 模数变换) 变换部分把信号峰值变换成一个地址信号。在主控制器的控制下，每出现一次 峰值，则变换后双l z lr a m 相应地址处的计数加一，并且把加一后的数据存储 在双口r a m 中。 当上位机发出的“分时时间到”信号，分时多道切换采集存储区和传输存 储区，并通过u s b 2 0 接口把双口r a m 中存储的数据传给上位机，由上位机完 成数据的显示和后续处理。 分时多道电路采用模块化设计，如图3 2 所示，主要包括以下几个模块： 峰值保持模块，a d c 转换模块，电源模块，双口r a m 存储模块，c p l d l 主控 7 第3 章分时多道电路设计 制器模块，加一运算模块，c p l d 2 辅助传输模块，u s b 20 数据传输模块。 其中，c p l d l 主控制器模块，加一运算模块，c p l d 2 辅助传输模块，用 v h d l 语言编写，程序烧录在高速大规模可编程逻辑器件内，实现了用硬件来 控制系统的时序，极大地提高了系统的速度和运行可靠性，并且缩小了控制部 分的体积。 圈3 2 分时多道电路模块图 图3 2 中每个方框就是一个电路设计模块，图中只给出了主要输入输出接口 详细的介绍见后面的电路详述部分。 3 2 峰值保持器部分 工 - 0 - 。簧一j 1 z _ 警，漂蚓 羹黪；。嚣l - - - _ _ - 一_ - _ 一 曩霸：* 遗箩】 卜_ 瞄j 。 + “。- _ 一i 。_一藕警】 l 。“”。 m j c n l ，v l ij 盖= 二= = = = 兰羔羔：坠 一l 图3 3 峰值保持原理图图3 4 峰值运放输出波形 第3 章分时多道电路设计 峰值保持部分原理如图3 3 所示( 科瓦尔斯基，1 9 7 5 ) ，当运放正端输入信 号大于负端输入信号时( 也就是存储电容c l 上的电压信号) ，运放输出高电压， 二极管导通，负反馈回路接通，此时运放相当于一个电压跟随器，运放输出端 电压跟随输入端电压，并且输出给存储电容充电。当输入信号达到峰值后下降 时，由于存储电容上的电压是刚刚充电的电压，此时运放负输入端电压高于正 输入端电压，运放输出负饱和，二极管截至，负反馈回路断开，此时运放相当 于普通的放大器，由于二极管的反向电阻和运放的输入阻抗都比较大，存储电 容放电回路被断开，存储电容上就存储了信号的峰值电压，完成了预想的功能。 当需要放电时候，直接把电容高端接地即可。图3 4 是峰值保持后的运放输出 波形。其中( c h l 是运放正端输入电压波形，c h 2 是存储电容c l 上的电压波 形) 芯片选择：峰值保持部分的运算放大器( 以下简称运放) 选择是很重要的， 选择合适的运放才能保证峰值保持的效果，经过比较，选择了t i 公司生产的 t h s 4 2 2 1 高速电压反馈型运放。另外峰保持存储电容也要选择合适的电容，电 容充电的速度是和运放的输出电流有关系的，不能太大也不能太小，太大了充 电速度跟不上，信号结束时候电容上的电压还没有达到信号的峰值，容值太小 了也不行，这样充电结束后放电速度太快，信号峰值保持不好，经过测试比较 选择1 0 n f 的电容。 另外r 3 电阻是电容的去振荡电阻。阻值很小，约l o 欧姆。 3 3a d c 转换模块 a d c 是一个十分核心的器件，此模块包括信号调理电路和a d c 转换器以 及外围电路。 3 3 1 单端变双端信号调理电路 因为a d 7 6 7 4 接收差分双端输入信号，而输入信号是单端信号，所以需要 有一个单端信号变双端信号的调理电路。如图3 5 所示，这里运放选择的是t i 公司的t h s 4 0 6 1 。 9 图3 5 单端信号变双端信号的调理电路 各电容电阻取值如图所示，经过计算，单端信号变双端信号的运算关系式 为：v ( i n + ) v ( i n 一) = 2 宰v ( i n ) - 4 0 9 6 其中：v ( i n ) 是单端输入信号，v ( i n + ) 是双端输出信号的正端，v ( i n - ) 是双端输出信号的负端。 3 3 2a d 7 6 7 4 简介 a d c 变换部分是多道数据数据采集的核心部分。a d c 的性能直接决定 多道的性能。经过仔细挑选比较，我们选择了a n a l o g 公司的a d 7 6 7 4 。 3 6 是a d 7 图3 6a d 7 6 7 4 管脚连线以及外围电路 l o 弋。 图 第3 章分时多道电路设计 a d 7 6 7 4 是极好的模数转换器，其主要参数如下： 1 8 位无失码分辨率； s a r ( 逐次比较型) a d c ； 差分信号输入范围+ v r e f ； 正常模式下6 6 6 k 转换速率； 最大微分非线性：士1 7 5l s b ； 动态输入范围：1 0 3 d b ( v r e f = 5v ) ； 并行( 1 8 ，1 6 ，或8 位) 接口，和串行5 v 3 v 接口； 具有内部数据缓冲器； 单电源5 v 供电； 正常模式下7 8 r n w 功耗 5 0 0k s p s ； 4 8 管脚l q f p 封装。 图3 7 是a d 7 6 7 4 的内部结构图： p d b u fr e fr e f g n dd v d dd g n d a g n d a v d d r e f b u f i n i n 4 - l n - p d r e s e t w a r pi m p u l s e c 。n 。v 。s 。t 。 图3 7a d 7 6 7 4 的内部结构图 a d 7 6 7 4 变换时序 a d 7 6 7 4 的启动转换信号时序图，如图3 8 所示： o v d d o g n d d 1 7 ：0 b u s y r d c s m o d e o m o d e l 0 3 0 8 3 _ 0 卸0 1 第3 章分时多道电路设计 c n v s t b u s y 二t 一 。 7 、 、 y 1 l 。一 t 3 +k + t 6 t 5 +卜 a c q u i r e )：c o ：c o n v e r t ) a c q u i r e 1 ， c o n v e r t ，i， 、 图3 8a d 7 6 7 4 的启动转换信号时序 c n v s t 是a d 7 6 7 4 的启动变换信号，此信号一旦启动a d 7 6 7 4 就会开始一 次变换，直到变换结束，c n v s t 信号不能取消或者重新启动。c n v s t 信号不 受c s 和r d 信号个干预。 虽然c n v s t 信号是一个数字信号，但这个信号必须仔细设计，上升沿速度 要快而且干净，尽量减小信号的上冲和下冲或者振铃。这个信号的时间抖动也必 须要小。- - 旦c n v s t 信号有效，就表p ) a d 7 6 7 4 变换开始，此时a d 7 6 7 4 的b u s y 信号变高，直到变换结束b u s y 才变低。在此期间a d 7 6 7 4 处于变换状态。变化完 成后数据被放入缓冲区。 a d 7 6 7 4 读数据时序 a d 7 6 7 4 读取数据有好几种方式，这里采用转换后立即并行读取数据的方式。 当a d 7 6 7 4 变换结束后，c s 和r d 信号控制数据读取接口，只要其中一个信号 置低，接口就处于高阻态。一般来说，c s 是a d 7 6 7 4 的片选信号，使用于多片 a d 7 6 7 4 共同使用时候，r d 是a d 7 6 7 4 的读取信号，控制转换后数据的读取。由 于分时多道只使用一片a d 7 6 7 4 ，所以只要同时置低c s 和r d 就可以读取一次转换 后的数据了。图3 9 是a d 7 6 7 4 的并行数据读取时序图： r d b u s y d a t a b u s 图3 9a d 7 6 7 4 并行数据读取时序图 1 2 t 型首 第3 章分时多道电路设计 数据读取完毕之后，这个数据也就是后来用到的地址码，我们需要保存这 个数据，下面一节将看到数据是如何被包保存以及使用的。 需要特别说明的是，这里转换后的数据是1 8 位数据，而后来使用的时候只 用了1 2 位，即舍弃后面6 位数据，我们称读取的数据为a 1 1 ：0 1 。 这样做主要是为了保证道址均匀，这也是分时多道采用这种类型的a d c 的特色之一。这种做法极好的保证了多道的一个重要参数的性能良好，这个参 数就是微分非线性。 3 3 3 选择逐次比较型( s a r ) a d c 的意义 传统多道一般采用威尔斯金型线性放电型a d c ，国内外大多数多道产品仍 然是这种类型的a d c ，这种类型的a d c 好处就是微分非线性较好。这是多道 的一个重要参数。但是这种a d c 速度非常慢，而且其转换时间也不固定，信 号幅度越大转换时间越长，限制了多道系统速度的提升。而且现在这种a d c 基本已经退出历史舞台，而s a r 类型的a d c 正在蓬勃发展，已经成为当前 a d c 使用的主流产品，其速度是线性放电型a d c 的数倍，而且精度越来越高， 唯一不好的是这种a d c 的微分非线性较差。为了充分利用s a r 型a d c 的优 点，弥补其d n l 的缺陷，分时多道在使用s a r 型a d c 的时候采用了一种天 才的设想就是用精度来弥补d n l 的不足。 具体如下：分时多道采用高速高精度的逐次比较型1 8 位a d c 。为了获得 良好的微分非线性( d n l ) ，只取转换后数据前面的1 2 位，舍弃了后6 位。这 样既保证了分时多道刻度的均匀性，又保证了分时多道道址的精度。 计算方式如下： a d 7 6 7 4 的d n l 最大为1 7 5 l s b ，由于舍弃了后六位，所以新的转换步长为 27 ，那么新的d n l = i 7 5 2 ，- 1 4 。 这和普通多道的d n l 相当。 3 4 分时实现方式： 3 4 1 双端口r a m 存储模块 双端口r a m 模块包括地址锁存器和双口r a m 以及外围电路。如图3 1 0 所示： 1 3 第3 章分时多道电路设计 图3 1 0 双端口r a m 模块内部芯片管脚连线图 地址锁存器的作用就是及时地锁存a d 7 6 7 4 变换后的道址码数据a 1 l ：o 】， 以及在主控制器的作用下，在需要的时候及时输出该地址码。该地址码输出是 和双口r a m 的左路地址信号连接在一起的。所谓地址码称呼，也就是因为其 连接到双口r a m 左路地址总线上而得名。 下面首先介绍一下双端口r a m 。 3 4 2 双口r a m 简介 双口r a m 是静态双端口r a m ，包括与时钟异步的类型和与时钟同步的类 型。我们使用的是异步类型的产品( 桑野雅彦，2 0 0 6 ) 。 简单来说，双口r a m 就相当于两个s r a m 共用一个存储体，不过有两路 地址信号，两路数据信号，两路控制信号，还有一些其它的仲裁信号。通常情 况下，这两路读写独立操作，互不影响。只有在两路同时对同一个存储区操作 的时候才需要仲裁系统仲裁以决定哪一路优先操作。左右两路其他的操作和单 个r a m 是完全一样的。 分时多道选用的是c y p r e s s ( 塞普拉斯) 公司生产的c y 7 c 0 5 6 v 型号的 存储器，是异步静态双端口r a m 。存储空间是1 6 k ，地址线1 4 条，每一个存 储区最大深度是3 6 位，数据线3 6 条。 c y 7 c 0 5 6 v 双口r a m 内部原理框图如图3 1 l 所示： 1 4 第3 章分时多道电路设计 图3 1 1c y 7 c 0 5 6 v 双口r a m 内部原理框图 中央部分为双端口的存储阵列，并列着能能同时设置两个地址的存储元器 件。下面的框图实现了控制信号的部分，这些控制信号用于当两个端口的访问 发生冲突时而进行的仲裁，以及连接多个所谓中断，并且还具有信号灯的附加 功能。上面的框图是i o 控制功能，和普通的s r a m 样的操作原理，只不过 分成了左右两路而已。左右两路分别受控于左右端口控制逻辑。 3 4 3 双口r a m 设置 双端口r a m 数据读写 双端口r a m 的数据读写类同于普通单端口r a m 的读写，下面图3 1 2 是 双口r a m 读操作时序图 双口r a m 的读操作，刚w 读写信号线一直为高，c e 片选后，由o e 信号 控制数据的读出。 1 5 第3 章分时多道电路设计 一ice 一 x x x x ) s e l e c tv a l i d ) x x o x x x 、卜l o o e - * 。 旺 一 尤一。 f - k z o e + l ， d a t a v a l i d “ j r 、 - 一k z c e - - l p u 卜 一l p d 叫 卢汰 图3 1 2 双口p a m 读操作时序图 双口r a m 的写操作，o e 一直为高，忽略o e 作用，地址和片选信号稳定 后，w 读写信号有效，此时写入数据。如下图3 1 3 所示。 a r e s s o e 瓦c e 产 r f l i i d a t a o u t d 1 a l n 图3 1 ：3 双口r a m 写操作时序图 左右总线匹配： 分时多道使用的数据线是3 2 位，左右都一样，而双口r a m 左右最大数据 线可以设置为3 6 位，所以需要选择合适的数据线。按照下表3 1 所示左路控制 逻辑，左端口选择i o 3 1 ：0 】，设置左路端口的b o ，b l ，b 2 ，b 3 均为低电平。 表3 1 双口r a m 左端口数据总线控制逻辑 对于右端口数据线匹配，就有点麻烦了，先看右路数据总线控制寄存器示 意图，下图3 1 4 。 1 6 第3 章分时多道电路设计 b aw a 9 心 x 9 ，x 1 8 x 3 6 一 、 ，r c y 7 c 0 5 6 v j l 彳t 1 r c y 7 c 0 5 7 v 9 j l x 3 616 k 3 2 k x 3 6 1 ，r 9 d l l a lp o r t j 一 l 1 。 r 一 9 l 1 ，厂 图3 1 4 双口r a m 右路数据总线控制寄存器示意图 再看右端口数据总线配置逻辑表，下表3 2 所示。 表3 2 双口州右端口数据总线配置逻辑表 r i g h tp o r tc o n f l g u r a t l o n l 4 e - 柏- 5 0 l b ms i z e c o n f i g u r a t i o n 0 p i n s u s e d 00 x 3 6 ( s t a n d a r d ) 1 1 0 0 0 3 5 01 x 3 6 ( c ea c t i v es e mm o d e ) i 0 0 0 3 5 10 x 1 8 1 1 ) 1 ) - 1 7 11x ：9 i 0 0 - 8 r i g h tp o r to p e r a t i o n c o n f l g u m 日o n ab ad a t aa c c e s s e d l 5 1 i ，0p i n su s e d x 3 6xx d q 0 0 3 5i 0 0 - 3 5 x 1 80x d q 0 0 1 7u 0 0 0 1 7 x 1 81x 0 q 1 8 - 3 5i o o - 1 7 x 90o d q 0 _ ei 0 0 0 8 x 901 d q 0 0 1 7i o o - 8 x 91o d q l 8 - 2 6 i o o - s x 911 d q 2 7 3 5i 0 0 - 8 分时多道要求右路数据总线也是3 2 位，为此分析上表，设置b m ，s i z e ， w a ，b a 均为低电平，就可以使得右路数据总线也是3 2 位。 左右地址总线匹配： 分时多道谱长度为4 0 9 6 道，就要求双口r a m 提供4 k 存储区，故地址总 线需要1 2 位，而双口r a m 有1 4 位地址总线，因此只适用低1 2 位就可以满足 要求，为此使用a l 11 ：o 】和a r 1 1 ：0 】，l 和r 分别表示左右意思。 存储区的切换 这里还有一个特别强调的部分：上面仅仅是一个存储区的空间，为了实现 分时要求，分时多道要求使用两个存储区。为此把双口r a m 的存储区分为数 据采集存储区与数据传输存储区，一个进行数据采集，一个进行数据传输。当 分时时间到的时候，切换两个存储区，使得数据采集不会间断，从而保证测谱 时间不丢失，完成分时功能。这样就必须使用更高位的地址线来区分两个存储 1 7 第3 章分时多道电路设计 区，即使用a l l 3 和a r l 3 ，只要最高位地址线信号不同就会明显的区分两个存 储区。为此只要在需要切换存储区的时候改变一下a 1 3 的电平即可，这样存储 区的切换也变成了一件非常容易的事情。 已经知道利用双口r a m 左右两路控制信号只要不是对同一个存储区同时 进行操作，就可以使得两路同时进行，本文的设计避开了两路同时对同一存储 区操作的可能。 3 4 4 双口r a m 选择的意义 在了解了双口r a m 的工作原理之后再来考虑一个重要问题，为什么要选 择双口r a m 。 1 为什么要使用两个存储区 双口r a m 是分时多道的三大主要芯片之一，也是保证分时多道分时功能 实现的主要芯片。选择使用双口r a m 是分时多道的一大突破，要想实现分时 必须要分割存储区，一个专门用于数据传输，传输过程中数据保持不变，一个 专门用于数据采集，采集过程中数据不断地进行更新。相对于单个r a m ，在 同一个时间内，对于同一个存储区不可能既用于测量又用于数据传输，也就是 既保持不变由保持更新，这是有内在矛盾的。因此要想设计分时多道必须使用 至少两个存储区。 2 两个存储区的实现 那么如何实现两个存储区呢，当然方法很多，最简单的是直接用两片独立 的存储芯片。这样可以实现，但是问题也随之而来，两个存储区需要频繁切换， 这样每一条数据线，地址线，控制线都要连接两片r a m ，也就是每一条线上 都要有一个二选一的数据选择器。以分时多道需要的连线来算，仅地址线和数 据线就要增加3 2 2 + 1 3 2 = 9 0 条线，这还不包括其他的开销。可以看出采用两 片独立的存储器芯片制作分时多道，整个系统将大大复杂。即使勉强成功了系 统本身可靠性也令人担忧。 3 选择双口r a m 这时候考虑双端口r a m ，心情就会好很多了，双口r a m 本身的特性刚好 适合这种系统需求。系统设计大大简化，而且可靠性得到了最大的提高。 1 8 第3 章分时多道电路设计 3 5 主控制器实现方式 3 5 1c p l d 简介 c p l d ( c o m p l e x p r o g r a m m a b l e l o g i c d e v i c e ) 是c o m p l e x p l d 的简称，是 一种较结构比较复杂的可编程逻辑器件。 c p l d 是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其 基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生 成相应的目标文件，通过下载电缆( “在系统”编程) 将代码传送到目标芯片中， 实现设计的数字系统。 c p l d 包括下述输出宏单元结构： 可编程i o 允许用户对这些引脚编程，作为输入或输出。 寄存器输出和反馈可用于实现计数器和移位寄存器等。 异或门输出结构，可用于一般用户多功能计数，能十分有效地建立大的计 数器。 c p l d 器件特点： 它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先 进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密 性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产 品的原型设计和产品生产( 一般在1 0 ，0 0 0 件以下) 之中。几乎所有应用中小规模 通用数字集成电路的场合均可应用c p l d 器件。c p l d 器件已成为电子产品不 可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。 3 5 2v h d l 语言简介 v h d l 的英文全名是v e r y - h i g h s p e e di n t e g r a t e dc i r c u i th a r d w a r e d e s c r i p t i o nl a n g u a g e ，诞生于1 9 8 2 年。1 9 8 7 年底，v h d l 被i e e e 和美国国防部确认为 标准硬件描述语言。 v h d l 主要用于描述数字系统的结构，行为，功能和接口。除了含有许 多具有硬件特征的语句外，v h d l 的语言形式和描述风格与句法是十分类似于 一般的计算机高级语言。v h d l 的程序结构特点是将一项工程设计，或称设计 实体分成外部和内部，既涉及实体的内部功能和算法完成部分。在对一个设计 实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用 这个实体。这种将设计实体分成内外部分的概念是v h d l 系统设计的基本点。 应用v h d l 进行工程设计的优点是多方面的。( 候伯亨，1 9 9 9 ) 。 1 9 第3 章分时多道电路设计 1 与其他的硬件描述语言相比，v h d l 具有更强的行为描述能力，从而决定 了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开 具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 2 。v h d l 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验 设计系统的功能可行性，随时可对设计进行仿真模拟。 3 v h d l 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分 解和已有设计的再利用功能。 4 v h d l 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不 必管理最终设计实现的目标器件是什么，而进行独立的设计。 3 5 3c p l d l 主控制器模块 c p l d l 是主控制器模块，如图3 1 5 所示。 图3 1 5 主控制器模块内部管脚连线及外围电路图 c p l d l 是主控制器模块，它是整个分时多道的控制系统灵魂所在，可以 说是核心部分。整个分时多道系统正常工作都是在c p l d l 的控制下完成的。 主控制逻辑部分要求时序正确，时间抖动小，并且处理瞬时数据量大。 其内部具有以下处理模块：a d c 控制信号产生模块，地址锁存器输入输出 控制信号模块，双1 5 1r a m 的左路读写控制信号，加一运算模块，线性门的开 关信号，存储电容放电信号，各个芯片的初始化信号模块等。 2 0 第3 章分时多道电路设计 输入信号 c p l d l 输入的信号有三个，分别是r e a d y ( 开始工作) 信号，r e a c h _ p e a k (