基于单片机及FPGA的等精度测频系统设计.doc

论文原创性声明 我以诚信声明 本人所呈交的论文是我个人在导师指导下进行的研 究工作及取得的研究成果 尽我所知 除了文中特别加以标注和致谢的地 方外 论文中不包含其他人已经发表或撰写过的研究成果 也不包含为获 得武汉纺织大学或其它教育机构的学位或证书而使用过的材料 与我一同 学习的同学对本次写论文做的贡献均会在论文中作了明确的说明并表示了 谢意 作者 签字 签字日期 年 月 日 版权使用授权书 武汉纺织大学有权保存学位论文的电子和纸质文档 可以借阅或上网 公开本学位论文的全部或部分内容 允许论文被查阅 可以向有关部门或 机构送交并授权其保存 借阅或上网公布本学位论文的全部或部分内容 对于保密论文 按保密的有关规定进行法律处理 作者 签字 签字日期 年 月 日 指导老师 签字 签字日期 年 月 日 目录 摘摘 要要 III 第一章第一章 概概 论论 1 1 1 课题研究的目的和意义 1 1 2 测量原理 1 1 3 系统设计指标 3 第二章第二章 硬件电路设计硬件电路设计 3 2 1 系统顶层电路设计 3 2 2 FPGA 测频模块逻辑设计 4 2 3 单片机主控模块 5 2 4 外围电路设计 6 第三章第三章 软件设计软件设计 8 3 1 QUARTUS II 概述 8 3 2 VHDL 语言简介 10 3 3 频率计 FPGA 模块的顶层设计 10 3 4 频率计 FPGA 模块的仿真 12 3 5 单片机的 C 语言编程 13 第四章第四章 系统测试系统测试 14 4 1 测频精度分析 14 4 2 实验测试数据 15 结束语结束语 17 参考文献参考文献 18 致致 谢谢 19 摘要 本文主要论述了利用 FPGA Field Programmable Gate Array 现场可编程门阵列 进行测频计数 单片机实施控制实现频率计的设计过程 该频率计利用等精度的设计 方法 克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的 缺点 等精度的测量方法不但具有较高的测量精度 而且在整个频率区域保持恒定的 测试精度 设计中用一块 FPGA 芯片 型号为 Cyclone 的 EP2C5T144C8N 完成各种时序逻 辑控制 计数功能 在 Quartus 平台上 用 VHDL 语言编程完成了 FPGA 的软件设计 编译 调试 仿真和下载 用 STC89C52RC 单片机作为系统的主控部件 实现整个电路 的测试信号控制 数据运算处理和控制数码管的显示输出 系统将单片机的控制灵活 性及 FPGA 芯片的现场可编程性相结合 不但大大缩短了开发研制周期 而且使本系统 具有结构紧凑 体积小 可靠性高 测频范围宽 精度高等优点 文章详细论述了系统自上而下的设计方法及各部分硬件电路组成及单片机 FPGA 的软件编程设计 使用杭州康芯 KX 7C5T 型 EDA 实验开发与电子设计学习板为主的实 验环境下 配合单片机最小系统对软硬件进行仿真和验证 达到了较高的测量精度和 测量速度 关键词关键词 FPGA VHDL 频率计 单片机 STC89C52RC Abstract This paper discusses the use of FPGA Field Programmable Gate Array field programmable gate array to measure the frequency count single chip implementation of the control design process to achieve frequency meter The use of such precision frequency meter design waysto overcome the traditional frequency measurement based on the principle of the measurement precision frequency meter with a decline in the signal frequency decreases the disadvantages And other precision measurement method not only has high accuracy but in the entire frequency region to maintain a constant test accuracy Design using an FPGA chip model cyclone II of EP2C5T144C8N complete a variety of temporal logic control and counting functions In the Quartus platform complete with VHDL FPGA programming softwaredesign compilation debugging simulation and download SCM as a system with STC89C52RC main control unit the entire circuit of the test signal control data processing and control operations digital display output System flexibility and control of the microcontroller chip field programmable FPGA combining not only shorten the development cycle development and make the system compact small size high reliability and wide range of frequency measurement high precision The article discusses in detail the system and the part of top down design of hardware circuit and microcontroller FPGA design software programming Use Hangzhou Hong core KX 7C5T type experimental development and electronic design EDA board based experimental learning environment to meet the minimum system microcontroller simulation and verification of hardware and software to achieve a higher measurement accuracy and measurement speed Keywords FPGA VHDL frequency meter microcontroller STC89C52 一 绪论 1 1 课题研究的目的和意义 测频一直以来都是电子和通讯系统工作的重要手段之一 高精度的测频仪有着 广泛的市场前景 以往的测频仪都是在低频段利用测周期的方法 高频段用测频率 的方法 其精度往往会随着被测频率的下降而下降 2 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低 在实 用中有较大的局限性 而等精度频率计不但具有较高的测量精度 而且在整个测频 区域内保持恒定的测试精度 所以等精度频率计有研究的价值 1 2 测量原理 等精度测频法 其实现可用主控结构图 1 1 和波形图 1 2 来说明 3 EN BCLK CLR BZQ 31 0 BZH CLR1 EN BCLK CLR BZQ 31 0 TF CLR1 DQ CLR MUX64 8 数据输出通道选择SEL 2 0 SEL 2 0 清零信号CLR 待测信号TCLK 预置门控制信号CL 100MHZ标准频率信号BCLK 外部清零信号CLR1 32 32 8 3 DATA 8 0 START 图 1 1 等精度频率计主控结构图 图 1 2 频率计测控时序 Tpr 计数允许周期 图 1 1 中的 预置门信号 CL 由单片机发出 CL 的时间宽度对测频精度几乎没 有影响 在此设其宽度为 Tpr BZH 和 TF 模块是两个可控的 32 位高速计数器 EN 为 它们的技术允许信号端 高电平有效 标准频率信号从 BZH 的时钟输入端 BCLK 输入 设其频率为 Fs 经放大整形后 的被测信号从与 BZH 相似的 32 位计数器 TF 的时钟输入端 TCLK 输入 设其真实频率 值为 Fxe 被测频率为 Fx 测频原理说明如下 测频开始前 首先发出一个清零信号 CLR 使两个计数器和 D 触发器清零 同时 通过信号 EN 禁止两个计数器计数 这是一个初始化操作 如果系统启动不能正常清 零 可以由外部的按键强制清零 然后由单片机发出允许测频信号 即令预置门控信号 CL 为高电平 把图 1 1 和图 1 2 结合起来看 这时 D 触发器要一直等到被测信号的上升沿通过时 Q 端才被置 1 即令 START 为高电平 与此同时 将同时启动计数器 BZH 和 TF 进入图 1 2 所 示的 计数允许周期 在此期间 BZH 和 TF 分别对被测信号 频率为 Fx 和标准频 率信号 Fs 100MHz 同时计数 当 Tpr 秒后 预置门信号被单片机置为低电平 但 此时两个计数器仍没有停止计数 一直等到随后而至的被测信号的上升沿到来时 才 通过 D 触发器将这两个计数器同时关闭 由图 1 2 可见 CL 的宽度和发生的时间都不 会影响这样一个事实 计数使能信号 START 允许计数的周期总是恰好等于待测信 号 TCLK 的完整周期数 这正是确保 TCLK 在任何频率条件下都能保持恒定精度的关 键 而且 CL 宽度的改变以及随机的出现时间造成的误差最多只有 BCLK 信号的一个 时钟周期 但是 BCLK 是倍频后的 100MHz 信号 则任何时刻的绝对测量误差只有亿 分之一秒 5 被测频率值为 Fx 标准频率为 Fs 设在一次预置门时间 Tpr 中对被测信号计数值 为 Nx 对标准信号的计数值为 Ns 则下式成立 Nx Fx Ns Fs 由此式可推得 Fx Fs Nx Ns 最后通过控制 SEL 选择信号和 64 位至 8 位的多路选择器 MUX64 8 将计数器 BHZ 和 TF 中两个 32 位数据分 8 次读入单片机并按式 进行计算和结果显示 1 3 系统设计指标 设计并制作出一种数字频率计 其技术指标如下 1 频率测量范围 0 1Hz 128MHz 2 输入电压幅度 300mV 3 输入信号波形 任意周期方波信号 4 显示位数 8 位 LED 数码管显示 第二章 硬件电路设计 2 1 系统顶层电路设计 等精度数字频率计涉及到的计算包括加 减 乘 除 耗用的资源比较大 用一 般中小规模的 FPGA 芯片难以实现 因此 我们选择单片机和 FPGA 的结合来实现 电路系统原理图如图 2 1 所示 其中单片机完成整个测量电路的测试控制 数据处理 和显示输出 FPGA 完成测频功能 显示电路采用 7 段 LED 动态显示 由单片机 P2 口直接驱动 4 STC89C52RC 单片机 P0 P27段LED数码管 20MHz晶振 倍频到100MHz 信号放大整 形电路 待测 信号 BCLK TCLK FPGA DATA 7 0 图 2 1 系统原理图 等精度频率计主要由由以下几个部分构成 信号放大整形电路 用于对待测信号进行放大整形 以便作为 FPGA 的输入信 号 测频电路 是测频的核心模块 由 FPGA 担任 单片机模块 用于控制 FPGA 的测频操作和读取测频数据 并发出相应数据处 理 安排单片机的 P0 口直接读取测试数据 控制命令从 P1 口或是 P3 的相关口线发出 20MHz 的标准频率信号源 本模块采用倍频技术 倍频出一个 100MHz 标准频 率信号源 产生 100MHz 的标准频率给 FPGA 使用 数码管显示模块 采用 8 个 7 段 LED 动态显示 使用 P2 口作为段信息的输出 使用 P1 口的低四位控制串行移位寄存器的三个输入及 CLK 端 实现 LED 的动态扫描 2 2 FPGA 测频模块逻辑设计 根据图 1 1 和图 1 2 以及测频原理说明 可以比较容易地写出相应的 VHDL 功能 描述 图 2 2 为 VHDL 描述的 RTL 电路图 图中 spul 为外部清零信号 由电源 220V 50Hz 按键输入 6 与单片机的接口按照如下方式连接 单片机的 P0 口接 8 位数据 DATA 7 0 负责读取测频数据 START 信号输出到单片机的 P3 2 口线 通过中断的方式来判断计数是否结束 以确定何时可以读取数据 P1 6 P1 5 和 P1 4 与 SEL 2 0 相接 用于控制多路数据选择器 当 SEL 分别 为 000 001 010 011 时 由低 8 位到高 8 位读出标准频率计数值 当 SEL 分别为 100 101 110 111 时 由低 8 位到高 8 位读出待测 频率计数值 图 2 2 等精度频率计 FPGA 部分的 RTL 电路图 P3 3 接清零信号 CLR 高电平有效 每一个测频周期开始 都应该首先清零 P1 7 接预置门控信号 CL CL 是由定时器 T0 产生的一个周期为 2S 的方波信号 即每隔 1S 钟左右测试一次频率 频率低于 1Hz 后 测频的间隔会大于 1S 钟 特别是待测频率为 0 1Hz 时 每隔 10S 钟测试一次 2 3 单片机主控模块 STC89C52RC 单片机是宏晶科技推出的新一代超强抗干扰 高速 低功耗的单片机 指令代码完全兼容传统的 8051 单片机 12 时钟 机器周期和 6 时钟 机器周期可以任意 选择 其封装有 LQFP44 PDIP40 PLCC44 及 PQFQ44 本设计中所使用的是 PDIP40 封装 图形如图 2 3 所示 7 图 2 3 STC89C52RC 单片机 PDIP40 封装图 STC89C52RC 单片机特点如下 增强型 6 时钟 机器周期 12 时钟 机器周期任意设置 工作电压 5 5 3 4V 5V 单片机 2 0 3 8V 3V 单片机 工作频率 0 40MHz 相当于普通 8051 单片机 实际使用范围为 0 80MHz 8KB 片内 Flash 程序存储器 擦写次数 10 万次以上 片上集成 512B RAM 数据存储器 通用 I O 口 32 36 个 复位后为 P1 P2 P3 P4 是弱上拉 准双向口 与普通 MCS 51 I O 口功能一样 P0 口是开漏输出口 作为总线扩展时用 不用加 上拉电阻 P0 口作为 I O 口用时 需加上拉电阻 ISP 在系统可编程 无需专用编程器 仿真器 可通过串口 P30 P31 直接下 载用户程序 8KB 程序 3s 即可完成一片 芯片内置 EEPROM 功能 硬件看门狗 WDT 共 3 个 16 位定时器 计数器 兼容普通 MCS 51 单片机的定时器 其中定时器 T0 还可以当成 2 个 8 位定时器使用 外部中断 4 路 下降沿中断或低电平触发中断 掉电模式可由外部中断唤醒 全双工异步串行口 UART 兼容普通 8051 单片机的串口 工作温度范围 0 75 40 85 除此之外 STC89C52RC 单片机自身还有很多独特的优点 加密性强 无法解密 超强抗干扰 主要表现在 高抗静电 ESD 保护 可以轻松抗御 2KV 4KV 快速脉冲干扰 EFT 测试 宽电压 不怕电源抖动 宽温度范围为 40 85 I O 口经过特殊处理 单片机内部的电源供电系统 时钟电路 复位电路及看门狗电路 经过特殊处理 三大降低单片机时钟对外部电磁辐射的措施 禁止 ALE 输出 如选 6 时钟 机器周期 外部时钟频率可降一半 单片机时钟振荡器增益可设为 1 2gain 超低功耗 掉电模式 典型电流损耗 0 1 A 空闲模式 典型电流损耗为 2mA 正常工作模式 典型电流损耗 4mA 7mA 2 4 外围电路设计 1 电源模块 整个电路的供电电源如图 2 4 所示 220V 交流经变压 整流 滤波后 由一片 78L05 三端稳压器向系统提供 5V 电压信号 8 9 图 2 4 电源模块 2 LED 数码管显示电路 本设计中采用 LED 数码管动态显示 8 位数码管采用两个 4 位一体的共阳型数码 管组成 段信息使用单片机的 P2 控制 为了节约口线 在位的控制上 采用了一片 74LS138 芯片 把 A B C 三个脚分别用 P1 0 P1 1 及 P1 2 控制 此外把 6 号脚接 单片机 P1 3 脚 用来控制数码管的亮灭 电路图如图 2 5 所示 图 2 5 LED 数码管显示电路 3 其他电路 单片机的时钟电路由 12MHz 的晶振提供 FPGA 的标准频率信号由 20MHz 的有 源晶振提供 被测信号经过放大整形电路调理后输入 第三章 软件设计 3 1 Quartus II 概述 Quartus II 是 Altera 提供的 FPGA CPLD 开发集成环境 Altera 是世界最大可编程 逻辑器件供应商之一 Quartus II 在 21 世纪初推出 是 Altera 前一代 FPGA CPLD 集成 开发环境 MAX 十 plus II 的更新换代产品 其界面友好 使用便捷 在 Quartus II 上可 以完成 FPGA 开发的整个流程 它提供了一种与结构无关的设计环境 使设计者能方 便地进行设计输入 快速处理和器件编程 10 Altera 的 Quartus II 提供了完整的多平台设计环境 能满足各种特定设计的需要 也是单芯片可编程系统 SOPC 设计的综合性环境和 SOPC 开发的基本设计工具 并为 Altera DSP 开发包进行系统模型设计提供了集成综合环境 Quartus II 设计工具完全支 持 VHDL Verilog 的设计流程 其内部嵌有 VHDL Verilog 逻辑综合器 Quartus II 也 可以利用第三方的综合工具 如 Leonardo Spectrum Synplify Pro FPGA Compiler II 并 能直接调用这些工具 同样 Quartus II 具备仿真功能 同时也支持第三方的仿真工 具 如 ModelSim 此外 QuartusII 与 MATLAB 和 DSP Builder 结合 可以进行基于 FPGA 的 DSP 系统开发 是 DSP 硬件系统实现的关键 EDA 工具 Quartus II 包括模块化的编译器 编译器包括的功能模块有分析 综合器 Analysis USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY GW IS PORT BCLK IN STD LOGIC 标准频率时钟信号 TCLK IN STD LOGIC 待测频率时钟信号 CLR IN STD LOGIC 清零和初始化信号 CL IN STD LOGIC 预置门信号 SPUL IN STD LOGIC 清零 由按键产生信号 START OUT STD LOGIC 起始计数标识信号 SEL IN STD LOGIC VECTOR 2 DOWNTO 0 DATA OUT STD LOGIC VECTOR 7 DOWNTO 0 END GW ARCHITECTURE behav of GW IS SIGNAL BZQ STD LOGIC VECTOR 31 DOWNTO 0 SIGNAL TSQ STD LOGIC VECTOR 31 DOWNTO 0 SIGNAL ENA PUL STD LOGIC 计数使能 脉宽计数使能 BEGIN START ENA DATA BZQ 7 DOWNTO 0 WHEN SEL 000 ELSE BZQ 15 DOWNTO 8 WHEN SEL 001 ELSE BZQ 23 DOWNTO 16 WHEN SEL 010 ELSE BZQ 31 DOWNTO 24 WHEN SEL 011 ELSE TSQ 7 DOWNTO 0 WHEN SEL 100 ELSE TSQ 15 DOWNTO 8 WHEN SEL 101 ELSE TSQ 23 DOWNTO 16 WHEN SEL 110 ELSE TSQ 31 DOWNTO 24 WHEN SEL 111 BZH PROCESS SPUL BCLK CLR ENA BEGIN IF SPUL 1 THEN BZQ 0 ELSIF CLR 1 THEN BZQ 0 ELSIF BCLK EVENT AND BCLK 1 THEN IF ENA 1 THEN BZQ BZQ 1 END IF END IF END PROCESS TF PROCESS SPUL TCLK CLR ENA BEGIN IF SPUL 1 THEN TSQ 0 ELSIF CLR 1 THEN TSQ 0 ELSIF TCLK EVENT AND TCLK 1 THEN IF ENA 1 THEN TSQ TSQ 1 END IF END IF END PROCESS PROCESS TCLK CLR BEGIN IF SPUL 1 THEN ENA 0 IF CLR 1 THEN ENA 0 ELSIF TCLK EVENT AND TCLK 1 THEN ENA CL END IF END PROCESS END behav 图 3 1 频率计测试模块 3 4 频率计 FPGA 模块的仿真 对频率计测试模块编译 仿真结果如图 3 2 所示 11 图 3 2 频率计测试仿真波形 从图 3 2 可以看出 CLR 一个正脉冲后 系统被初始化 然后 CL 被置为高电平 但这时两个计数器并未开始计数 start 0 直到此后被测信号 TCLK 出现一个 上升沿 START 1 时 2 个计数器同时启动分别对被测信号和标准信号开始计数 其 中 BZQ 和 TSQ 分别为标准频率计数器和被测频率计数器的计数值 由图可见 在 CL 变 为低电平后 计数器仍未停止 直到 TCLK 出现一个上升沿为止 这时 START 0 可作为单片机了解计数器结束的标识信号 仿真波形中 TCLK 和 BCLK 的周期分别设置 为 10us 和 500ns 由图可见 计数结果是 对 TCLK 的计数值是 3 对 BCLK 的计数值 为 60 通过控制 SEL 就能按照 8 个 8 位将计数器中的 32 位数读入单片机中进行计算 由公式 Fx Fs Nx Ns 2MHz 3 60 0 1MHz 也就是周期为 10us 可以验证 图 1 1 描述的等精度测频的功能完全正确 3 5 单片机的 C 语言编程 单片机在该系统中 主要是完成整个测量电路的测试控制 数据处理和显示输出 系统启动后 如不能正常测试 可以由按键强制性清零 主程序不断的扫描显示程序 并扫描计数结束标识 START 是否为零 一旦为零 立即把 FPGA 的两个计数器技术结 果取出 计算 把计算的结果送去显示 在资源的分配上 除了用于控制 FGPA 的外 P2 口用来进行 LED 数码管段信息的处理 P1 口的低四位用来控制 LED 数码管的位 其中 P1 0 P1 1 P1 2 控制 74LS138 的三个输入端 A B C 实现 3 8 译码 P1 3 控 制 74LS138 的 CLR 端 用以实现位的关和开 P3 5 P3 6 P3 7 控制测频后的单位显 示 P3 5 是 MHz P3 6 是 KHZ 主程序主要是用来显示和测频 流程图如图 3 3 所 示 16 开始 初始化 显示 计数结束 取数 计算 是 否 图 3 3 单片机主程序流程图 第四章 系统测试 4 1 测频精度分析 由第一章所述的测量原理可知 本系统的测频公式为 Fx Fs Nx Ns 8 其误差分析如下 设所测频率值为 Fx 其真实值为 Fxe 标准频率为 Fs 在一次测量中 由于 Fx 计数的起停时间都是由该信号的上跳沿触发的 在 Tpr 时间内 Fx 的计数 Nx 无误差 此时内的计数 Ns 最多相差一个脉冲 即 Ns 1 则 Fx Nx Fs Ns Fxe Nx Fs Ns Ns 由此推得 Fx Fs Ns Nx Fxe Fs Ns Ns Nx 根据相对误差公式有 Fxe Fxe Fxe Fx Fxe 可以得 Fxe Fxe Ns Ns Ns 1 Ns Ns 1 Ns 即相对误差 Fxe Fxe 1 Ns 又 Ns Tpr Fs 由此可知 1 相对测量误差与频率无关 2 增大 Tpr 或提高 Fs 可以增大 Ns 减少测量误差 提高测量精度 3 本测频系统的测量精度与预置门宽度和标准频率有关 与被测信号的频率无 关 在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下 本测频系 统所采用的测量方法的测量精度不变 为了恒定测量精度 可采用高频率稳定度和高 精度晶体振荡器作标准频率发生器 本系统选用了 20MHz 的有源晶振 通过倍频技术 倍频到 100MHz 4 2 实验测试数据 在系统设计好后 利用 FPGA 在不同的引脚上发出标准的频率值进行测量 结果 如表 4 1 所示 9 10 表 4 1 FPGA 发出的标准信号测量结果 信号产生的引脚被侧信号参考频率测量值误差 PIN 137150MHz149 99999MHz 0 01 PIN 141100MHz100MHz 0 01 PIN 1332MHz2MHz 0 01 PIN 121200KHz200KHz 0 01 PIN 1122KHz2KHz 0 01 PIN 101200Hz200Hz 0 01 PIN 1152Hz2Hz 0 01 PIN 1130 2Hz0 2Hz 0 01 测试由信号源发出的频率时 测量值如表 4 2 所示 测量条件 方波 幅度为 Vpp 10V 表 4 2 SP1641B 型函数信号发生器发出的信号测量结果 被侧信号参考频率测量值误差 2 5545MHz2 55481MHz 0 01 908 34KHz908 39519Hz 0 01 91 389KHz91 39225KHz 0 01 8 8354KHz8 83587KHz 0 01 952 67Hz952 73802Hz 0 01 97 86Hz97 87448Hz 0 01 10 63Hz10 63484Hz 0 01 0 943Hz0 94381Hz 0 01 0 365Hz0 36563Hz 0 01 0 12Hz0 11000Hz 0 01 从测试结果看 测量 TTL 电平的方波时 精度还是很高的 由于放大整形电路没 有实现 所以暂时无法测试正弦波 结束语 该测频系统经过软硬件设计 经过实验仿真分析及验证 各项功能达到预定的设 计指标 在开发过程中 综合运用了 QuartusII Keil Protel99SE 等开发工具 使 用了 VHDL 及 C 语言 在论文写作及作图时还用到了 Word Visio 画图板等软件 该系统的特点是克服了传统的测频法或测周法的不足 能在频率范围变化较大时 都有比较高的测量精度 具有以下突出特点 1 在系统总体设计方面 充分利用单片机和 FPGA 各自的优势 将测控的主体 分配给 FPGA 既可满足测频对速度方面的要求和多 I O 口的要求 同时利用单片机具 有良好的人机接口和控制运算的功能 可以较简单地实现显示控制和数据处理运算 2 在测频方面 由于采用了等精度测频法 使该系统具有以下特点 相对测 量误差与被测频率的高低无关 增大 Tpr 或 Fs 可以增大 Ns 减少测量误差 提高测 量精度 本测频系统的测量精度与预置门宽度和标准频率有关 与被测信号的频率 无关 在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下 本测频 系统所采用的测量方法的测量精度不变 3 在显示方面 采用动态显示 简化了驱动电路的设计 由于时间和实验条件所限 本系统只能测试方波信号 且信号的幅度要大于 3V 这是因为在硬件上存在不足 需要进一步的完善和提高 参考文献 1 潘松 黄继业 EDA 技术与 VHDL M 北京 清华大学出版社 2005 年 2 朱正伟 EDA 技术及其应用 M 北京 清华大学出版社 2005 年 3 延明 张亦华 数字电路 EDA 技术入门 M 北京 北京邮电大学出版社 2006 年 4 谭会生 张昌凡 EDA 技术及应用 M 西安 西安电子科技大学出版社 2004 年 5 康华光 陈大钦 电子技术基础数字部分 第 4 版 M 北京 高等教育出版社 1999 年 6 王道宪 CPLD FPGA 可编程逻辑器件编程与开发 M 北京 国防工业出版社 2004 年 7 王振红 VHDL 数字电路设计与应用实践教程 M 北京 机械工业出版社 2003 年 8 赵鑫 蒋亮 齐兆群 VHDL 与数字电路设计 M 北京 机械工业出版社 2005 年 9 黄仁欣 EDA 技术使用教程 M 北京 清华大学出版社 2006 年 10 褚振勇 齐亮 田红心 高楷娟 FPGA 设计及应用 第二版 M 西安 西安电子 科技大学出版社 2006 年 11 岂兴明 唐杰 赵沛等 51 单片机编程基础与开发实例详解 M 北京 人民邮电出 版社 2008 年 12 刘夫江 基于单片机和 CPLD 的等精度数字频率计设计 D 硕士学位论文 山东 山东大学 2007 年 13 李芳 基于 VHDL 的多功能数字频率及的设计 D 硕士学位论文 北京 北方工业 大学 2009 年 14 包本刚 基于 FPGA 的全同步数字频率计的设计 D 硕士学位论文 湖南 湖南大 学 2007 年 15 Burden R L Faires J D Numerical Analysis Fourth Edition Prindle Boston Weder Schmidt 1989 16 Stoer J Bulirsch R Introduction to Numerical Analysis Second Edition Springer Verlag New York 1992 致 谢 在论文完成之际 我首先向关心帮助和指导我的指导老师徐雪梅表示衷心的感谢 并致以崇高的敬意 在论文工作中 我遇到了很多问题 论文的格式 专业的知识部分 一直得到徐 雪梅老师的亲切关怀和悉心指导 老师渊博的学识 严谨的治学态度 求实的工作作 风一直感染着我 他敏捷专业的思维给我留下了深刻的印象 我将终生难忘 再一次 向徐雪梅老师表示衷心的感谢 感谢他为学生营造的浓郁学术氛围 以及学习 生活 上的无私帮助 值此论文完成之际 谨向许金星老师致以最崇高的谢意 光阴似箭 默然回首 在学校的学习生活即将结束 回顾两年多来的学习经历 面对现在的收获 我感到无限欣慰 为此 我向热心帮助过我的所有老师和同学表示 由衷的感谢 在我即将完成学业之际 我深深地感谢我的家人给予我的全力支持 最后 衷心地感谢在百忙之中评阅论文和参加答辩的各位专家 教授 袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿 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薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆 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