基于FPGA的出租车计价器设计.doc

西安邮电学院 FPGA课程设计报告题 目： 基于FPGA的出租车计价器设计 院 系： 电子工程学院 专业班级： 微电子0901 学生姓名： 李欢 导师姓名： 黄海生 起止时间： 12.6.18 至 12.6.29 2012年 7 月 1 日基于FPGA的出租车计价器设计摘要介绍了出租车计费器系统的组成及工作原理，简述了在EDA平台上用FPGA器件构成该数字系统的设计思想和实现过程。论述了计程模块，计费模块，计时模块，动态译码模块等的设计方法与技巧。 1引言:随着EDA技术的高速发展，电子系统的设计技术发生了深刻的变化，大规模可编程逻辑器件CPLDFPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。本文介绍了一个以Altera公司可编程逻辑芯片cyclone2系列的EP2C35f672c6的fpga芯片为控制核心、附加一定外围电路组成的出租车计费器系统。随着社会的不断进步，人们生活水平的不断提高，出租车逐渐成为人们日常生活不可缺少的交通工具。而计价器作为出租车的一个重要组成部分，关系着出租车司机和乘客双方利益，起着重要的作用，因而出租车计价器的发展非常迅猛。2系统规范：2.1，出租车计价器的要求：出租车起步价为8元，行驶过程中大于两公里后每公里1元，中途停止等待时间累计大于三分钟后按每3分钟1元计价。计价系统里程显示范围为：099公里，分辨率1公里。计价费用显示范围为：0999元，分辨率1元。等待计时器显示范围为：060分钟，分辨率1分钟。2.2计价系统原理：出租车载客后，启动计费器，整个系统开始运行，里程计数器和时间计数器从0开始计数，费用计数器从8开始计算。再根据行驶里程或停止等待的时间按以上的标准计费。若在行驶状态，则计程器开始加计数，超过两公里后每公里1元。若出租车停止等待状态，则计时器开始加计数，当时间超过三分钟后，计费器以每3分钟1元累加。出租车到达目的地停止后，停止计费器，显示总费用。根据出租车计费器的工作过程，本系统采用分层次、分模块的方式设计，其本系统组成框图如下所示。其中行驶路程计数模块、等待时间计数模块和计费模块，用来统计路程、等待时间和总费用，控制模块是用来控制计费模块，数码管显示模块用来显示行驶的公里数、等待累计时间和总费用等信息。总设计图：3 .各模块设计：3.1分频模块：3.1.1,计数器的分频模块：3.1 .2 计数器的分频模块具体框图： 引脚分配： 信号名称功能描述方向宽度 Clk输入50MHz的时钟信号input1Clk_1输出经过分频以后的1Hz的时钟信号 output1reset复位信号 input1电路设计：此模块的功能是对总的时钟进行分频，分出的频率是让计数器用的，因为总的时钟是50M的。设计该模块的时候用了一个30位的计数器，当计数器计到25_000000的时候产生时钟。3.1 .3，计数器的分频模块VerilogHDL源代码：module fenpin(clk,reset,clk_1); input clk,reset; output clk_1; reg clk_1; reg 29:0 count; always(posedge clk,negedge reset) begin if(!reset) begin count=0; clk_1=1b0; end else if(count=25000000) begin count=0; clk_1=!clk_1; end else count=count+1d1; endendmodule仿真的结果：3.2，计程模块：3.2.1，计程模块的框图：引脚分配 信号名称功能描述方向宽度start出租车开启信号input1Clk_1分频后计时时钟，频率为1HzInput1reset清零信号Input1 lch计程模块计算出的里程数Output8此模块的功能是计算出租车行驶的路程。在出租车启动并行驶的过程中(即复位/启动信号reset为0，行驶/停止信号start为1)，当时钟clk是上升沿的时候，系统即对里程计数器进行加计数。 3.2.2计程模块的VerilogHDL源代码：module licheng(reset,start,clk_1,lch); input reset,start,clk_1; output lch; reg 7:0 lch; reg 5:0 count; always(negedge reset,posedge clk_1) begin if(!reset) begin lch=8b00000000; count=6b000000; end else begin if(start) begin if(count=6b000001) begin lch=lch+8b00000001; count=count+6b000001; if(lch3:04b1001) begin lch7:4=lch7:4+4b0001; lch3:0=4b0000; end end else if(count=6b000010) count=6b000000; else count=count+6b000001; end end end endmodule3.2.3计程模块的仿真结果：3.3计时模块：3.3.1，计时模块的框图：管脚分配信号名称功能描述输入输出位宽Clk_1分频后计时时钟，频率为1Hzinput1reset清零信号input1start出租车开启信号input1jishi计时模块计算的时间数据output8Jishi_1计时收费输出数据output83.3.2，计时模块的VerilogHDL源代码：module js(reset,start,clk_1,jishi,jishi_1); input reset,start,clk_1; output jishi,jishi_1; reg 5:0 count1,count2; reg 7:0 jishi,jishi_1; always(negedge reset,posedge clk_1) begin if(!reset) begin count2=6b000000; count1=6b000000; jishi=8b00000000; jishi_1=8b00000000; end else begin if(!start) begin if(count1=6b000001) begin jishi=jishi+8b00000001; count2=count2+6b000001; count1=count1+6b000001; if(count2=6b000011) begin jishi_1=jishi_1+1b1; count2=6b000000; end if(jishi3:04b1001) begin jishi7:4=jishi7:4+4b0001; jishi3:0=4b0000; end end else if(count1=6b000010) count1=6b000000; else count1=count1+6b000001; end end endendmodule3.3.3计时模块的仿真结果：。3.5，计费模块:3.5.1计费模块的框图：费用计数器模块用于出租车启动后，根据行驶路程和等待时间计算费用。当出租车停车时，时钟select_clk用于将费用计数器复位为起步价8元；当车处于行驶状态且满3公里时，此后路程每满1公里，费用计数器加1元；当出租车处于停止等待状态且时钟满3分钟时，时间每满3分钟，费用计数器加1元。信号名称功能描述输入输出位宽lch计程模块计算出的里程数Input8Jishi_1计时收费输出数据Input8fee计价器计算出的总价Output143.5.2，计费模块的VerilogHDL源代码如下所示：module jf(lch,jishi_1,fee); input lch,jishi_1; output fee; reg 13:0 fee; wire 7:0 lch; wire 7:0 jishi_1; always(lch,jishi_1) begin if(lch7:08b00000010) begin if(jishi_17:05b01001) begin fee4:0=fee4:0-5b01010; fee9:5=fee9:5+5b00001; end end else begin fee4:0=1b0,jishi_13:0+1b0,lch3:0-5b00001+5b01000-5b00010; fee9:5=1b0,jishi_17:4+1b0,lch7:4; fee13:10=4b0000; if(fee4:05b10011) begin fee4:0=fee4:0-5b10100; fee9:5=fee9:5+5b00010; end else if(fee4:05b01001) begin fee4:0=fee4:0-5b01010; fee9:5=fee9:5+5b00001; end if(fee9:55b10011) begin fee9:5=fee9:5-5b10100; fee13:10=fee13:10+4b0010; end else if(fee9:55b01001) begin fee9:5=fee9:5-5b01010; fee13:10=fee13:10+4b0001; end end end else begin if(jishi_17:05b10011) begin fee4:0=fee4:0-5b10100; fee9:5=fee9:5+5b00010; end else if(fee4:05b01001) begin fee4:0=fee4:0-5b01010; fee9:5=fee9:5+5b00001; end if(fee9:55b10011) begin fee9:5=fee9:5-5b10100; fee13:10=fee13:10+4b0010; end else if(fee9:55b01001) begin fee9:5=fee9:5-5b01010; fee13:10=fee13:10+4b0001; end end end end endmodule3.5.3，计费模块的仿真结果：3.6，数码管显示模块：3.6.1，数码管显示模块的框图：3.6.2，数码管显示的VerilogHDL源代码：module display (clk_1,lch,reset,jishi,fee,hex0,hex1,hex2,hex4,hex5,hex6,hex7); input clk_1,lch,jishi,fee,reset; output hex0,hex1,hex2, hex4, hex5, hex6, hex7; wire reset; wire 7:0 lch; wire 7:0 jishi; wire 13:0 fee; reg 6:0 hex0,hex1,hex2,hex4,hex5,hex6,hex7; always(posedge clk_1,negedge reset) begin if(!reset) begin hex66:0=7b1000000; hex76:0=7b1000000; hex46:0=7b1000000; hex56:0=7b1000000; hex06:0=7b1000000; hex16:0=7b1000000; hex26:0=7b1000000; end case(lch3:0) 4b0000:hex66:0=7b1000000; 4b0001:hex66:0=7b1111001; 4b0010:hex66:0=7b0100100; 4b0011:hex66:0=7b0110000; 4b0100:hex66:0=7b0011001; 4b0101:hex66:0=7b0010010; 4b0110:hex66:0=7b0000010; 4b0111:hex66:0=7b1111000; 4b1000:hex66:0=7b0000000; 4b1001:hex66:0=7b0010000; default:hex66:0=7b1000000; endcase case(lch7:4) 4b0000:hex76:0=7b1000000; 4b0001:hex76:0=7b1111001; 4b0010:hex76:0=7b0100100; 4b0011:hex76:0=7b0110000; 4b0100:hex76:0=7b0011001; 4b0101:hex76:0=7b0010010; 4b0110:hex76:0=7b0000010; 4b0111:hex76:0=7b1111000; 4b1000:hex76:0=7b0000000; 4b1001:hex76:0=7b0010000; default:hex76:0=7b1000000; endcase case(jishi3:0) 4b0000:hex46:0=7b1000000; 4b0001:hex46:0=7b1111001; 4b0010:hex46:0=7b0100100; 4b0011:hex46:0=7b0110000; 4b0100:hex46:0=7b0011001; 4b0101:hex46:0=7b0010010; 4b0110:hex46:0=7b0000010; 4b0111:hex46:0=7b1111000; 4b1000:hex46:0=7b0000000; 4b1001:hex46:0=7b0010000; default:hex46:0=7b1000000; endcase case(jishi7:4) 4b0000:hex56:0=7b1000000; 4b0001:hex56:0=7b1111001; 4b0010:hex56:0=7b0100100; 4b0011:hex56:0=7b0110000; 4b0100:hex56:0=7b0011001; 4b0101:hex56:0=7b0010010; 4b0110:hex56:0=7b0000010; 4b0111:hex56:0=7b1111000; 4b1000:hex56:0=7b0000000; 4b1001:hex56:0=7b0010000; default:hex56:0=7b1000000; endcase case(fee3:0) 4b0000:hex06:0=7b1000000; 4b0001:hex06:0=7b1111001; 4b0010:hex06:0=7b0100100; 4b0011:hex06:0=7b0110000; 4b0100:hex06:0=7b0011001; 4b0101:hex06:0=7b0010010; 4b0110:hex06:0=7b0000010; 4b0111:hex06:0=7b1111000; 4b1000:hex06:0=7b0000000; 4b1001:hex06:0=7b0010000; default:hex06:0=7b1000000; endcase case(fee8:5) 4b0000:hex16:0=7b1000000; 4b0001:hex16:0=7b1111001; 4b0010:hex16:0=7b0100100; 4b0011:hex16:0=7b0110000; 4b0100:hex16:0=7b0011001; 4b0101:hex16:0=7b0010010; 4b0110:hex16:0=7b0000010; 4b0111:hex16:0=7b1111000; 4b1000:hex16:0=7b0000000; 4b1001:hex16:0=7b0010000; default:hex16:0=7b1000000; endcase case(fee13:10) 4b0000:hex26:0=7b1000000; 4b0001:hex26:0=7b1111001; 4b0010:hex26:0=7b0100100; 4b0011:hex26:0=7b0110000; 4b0100:hex26:0=7b0011001; 4b0101:hex26:0=7b0010010; 4b0110:hex26:0=7b0000010; 4b0111:hex26:0=7b1111000; 4b1000:hex26:0=7b0000000; 4b1001:hex26:0=7b0010000; default:hex26:0=7b1000000; endcase endendmodule3.7，顶层模块：各模块设计仿真实现后，可分别创建成元件符号。顶层就是将各分模块用Verilog HDL语言或者是图形方法连接起来，便可实现系统电路。3.7.1，顶层模块的VerilogHDL源代码：module PIS_QQ_LX(reset,start,clk,hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1); input reset,start,clk; output hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1; wire reset,start,clk; wire 6:0 hex0,hex1,hex2,hex4,hex5,hex6,hex7; wire clk_1; wire 7:0 lch,jishi,jishi_1; wire 13:0 fee; fenpin QQ1 (.clk(clk), .reset(reset),.clk_1(clk_1) ; licheng QQ2 (.clk_1(clk_1), .reset(reset), .start(start), .lch(lch); js QQ5 (.clk_1(clk_1), .reset(reset), .start(start), .jishi(jishi),.jishi_1(jishi_1); jf QQ3 (.lch(lch), .jishi_1(jishi_1),.fee(fee); display QQ4 (.reset(reset),.jishi(jishi), .clk_1(clk_1),.lch(lch), .fee(fee),.hex0(hex0), .hex1(hex1), .hex2(hex2),.hex4(hex4),.hex5(hex5), .hex6(hex6),.hex7(hex7); endmodule4.验证方案：4.1，验证的流程图：设计规范结束 Testbench的创建验证规范 不满足运行，调试检查验证规范 不合格所有测试都满足覆盖要求 合格 验证规范结束满足 创建回归测试4.2，验证的VerilogHDL源代码：timescale 1ns/100ps/时间的单位与时间的精度module test; reg clk,reset,start; wire 6:0 hex0,hex1,hex2,hex4,hex5,hex6,hex7; PIS_QQ_LX main(.reset(reset),.start(start),.clk(clk),.hex0(hex0), .hex1(hex1),.hex2(hex2),.hex4(hex4),.hex5(hex5),.hex6(hex6),.hex7(hex7); initial begin reset=0; clk=0; start=0; #10 reset=1; #100 reset=0; #50 start=1; #1000 reset=1; #10000 start=0; #10000 start=1; #10000 start=0; #10000 start=1; #10000 start=0; #10000 start=1; #10000 start=0; end always #5 clk=clk;endmodule4.3，系统仿真：初步设计完成后，即可将分模块和顶层模块进行仿真测试，同时可根据设计要求加入测试输入条件。仿真后得到的相应输出结果如与预先的结果不相符，则应修改设计，直到相符为止。没有译码的仿真结果如下所示：可以看出当reset=0时，系统复位，路程计数器、和等待时间计数器均为0，费用计数器为8元；当reset为1时，系统启动，start=1表示出租车行驶，每产生一个脉冲，路程计数器加1；路程2公里内，费用保持8不变，超过2公里，费用计数器进行加计数，每增加1公里费用加1元，此时等待时间计数器不变。而根据 (b) ,(c)的仿真波形可知，当reset为0时，系统启动，start=0表示出租车处于停止等待状态，此时等待时间计数器计数，在2分钟等待时间内，费用计数器不变；等待时间超过2分钟后，每增加3分钟，费用计数器增加1元，此时路程计数器保持不变。5.综合： 5.1， Quartus II软件综合的报表：5.2，综合的RTL级电路： 从综合的RTL级电路可以看出完全符合系统规范。6. 实验心得：通过本次实验我学会了很多东西。刚开始的时候没有做后仿真导致实验结果不正确，花费了大概5天的时间才找到错误感觉很不划算，后来才掌握了后仿真方法，觉得收获很大。西安邮电学院 系 成绩鉴定表学生姓名李欢班级/学号微电子0901/17进行时间2012年 6 月 18 日 2012 年 6 月 29 日成绩鉴定学习内容（20分）与教学任务计划结合程度（10分）与专业培养结合程度（6分）其它（4分）接受单位评价（20分）实践能力（10分）学习态度（6分）学习纪律（4分）报告鉴定（60分） 报告内容与实践过程紧密结合（15分）报告内容与教学计划内容紧密结合（15分）报告质量(主题、结构、观点、逻辑、资料、字数 30分)评阅教师姓名职称成绩评语 评阅教师签字 年 月 日 西安邮电学院 系 过程考核表学生姓名李欢班级/学号微电子0901/17承担任务实验室（单位）所在部门实施时间2012年6 月 18 日 2012 年6 月29 日具体内容第一周第二周指导教师（师傅）姓名职务或职称指导教师（师傅）对学生的评价学习态度 认真 一般 不认真学习纪律 全勤 偶尔缺勤 经常缺勤实践能力 很强 一般 较差指导教师（师傅）对学生专业知识或社会实践能力等情况的意见指导教师（师傅）签字 年 月 日 袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇羅膃蚈螂羁膂莈蚅袇膁蒀袀螃膀薂蚃肂腿节衿羈腿莄蚂袄芈蒇袇螀芇蕿蚀聿芆艿蒃肅芅蒁螈羁芄薃薁袆芃芃螆螂芃莅蕿肁节蒈螅羇莁薀薈袃莀艿螃蝿荿莂薆膈莈薄袁肄莇蚆蚄羀莇莆袀袆羃蒈蚂螂羂薁袈肀肁芀蚁羆肁莃袆袂肀薅虿袈聿蚇蒂膇肈莇螇肃肇葿薀罿肆薂螆袅肅芁薈螁膅莃螄聿膄蒆薇袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆莁螈螇芁芇莄袀肄膃莄羂艿蒂莃蚂肂莈蒂螄芈芄蒁袆肀膀蒀罿袃薈葿螈聿蒄葿袁羁莀蒈羃膇芆蒇蚃羀膂蒆螅膅蒁薅袇羈莇薄罿膄芃薃虿羆艿薃袁节膅薂羄肅蒃薁蚃芀荿薀螆肃芅蕿袈芈膁蚈羀肁蒀蚇蚀袄莆蚇螂肀莂蚆羅袂芈蚅蚄膈膄蚄螇羁蒂蚃衿膆莈蚂羁罿芄螁蚁膄膀螁螃羇葿螀袅膃蒅蝿肈羆