SDRAM控制器.doc

SDRAMSDRAM 的控制时序的控制时序 SDRAM 需要正确的上电逻辑和模式设置来进入期望的工作模式 访问特定的逻辑单 元必须先激活相应的存储块 并锁定对应的行列地址 另外 必须有定时的刷新逻辑保持 数据不丢失 SDRAM 有多种操作模式 由引脚 CS RAS CAS WE 和地址信 号的不同状态来决定 SDRAM 控制器必须为 SDRAM 提供满足时序要求的这些控制信号 以准确地控制 SDRAM 的各种不同操作 图 1 SDRAM 操作命令表 SDRAMSDRAM 初始化和模式设置初始化和模式设置 SDRAM 的所有电源引脚必须同时加电 并且所有输入和电源引脚上电电压不得超过 标称值 0 3V 加电完成后应等待 100us 之后再对所有 BANK 进行预充电 等待期间要求 CKE 保持高电平 预充电之后要执行两个自动刷新命令 之后发出模式设置命令以初始化模式寄存器 由于在上电后模式寄存器的状态是不确定的 所以在进行 SDRAM 操作之前一定要先设置 模式寄存器 模式设置命令使用地址线 A10 A0 作为模式数据输入线 其中 A2 A0 作为 Burst 长度 A3 为 Burst 类型 A6 A4 为 CAS 延迟 A8 A7 为操作模式 A9 为写 Burst 模式 模式寄 存器的设置值必须与器件的延迟参数以及读写操作的控制时序一致 模式寄存器的设置值 如下表所示 图 2 模式设置值 SDARAMSDARAM 的读写控制逻辑的读写控制逻辑 为了减少 IO 引脚数量 SDRAM 复用地址线 A0 A11 对 SDRAM 的访问要以激活命 令开始 随后才能发出读或写命令 同激活命令同时出现的地址位用来选择所要访问的块 和行 其中 BA1 BA0 用来选择块 A0 A11 用来选择所要访问的行 同后面读写命令一 起出现的地址位用来选择一个 Burst 所要访问的起始列 在读命令发出后到第一个有效数 据出现之间有一个间隔 即为 CAS 反应时间 CAS 可以设置成 1 2 或 3 个时钟 对 SDRAM 的读写操作一般以 Burst 模式进行 Burst 的长度可以设置为 1 2 4 8 以及全页面 最常用的 Burst 长度是 8 个 刷新逻辑和预充刷新逻辑和预充 为了保持 SDRAM 上的数据不丢失 必须定时刷新 刷新计数器决定了刷新的时间间 隔 刷新计数器要保证每个单元都能按一定周期刷新 SDRAM 提供两种类型的刷新模式 自动刷新和自刷新 在自动刷新是在正常的操作中进行的 但不持久 因此需要定时进行 刷新 这样就会占用系统资源 降低系统性能 而自刷新模式下无需系统时钟而保持数据 不丢失 相比较两种模式 自动刷新实现较为简单而自刷新功耗更小 预充命令是用来对 BANK 预充电或关闭已激活的 BANK 当 CS RAS 和 WE 为低 电平而 CAS 为高时为预充命令 SDRAM 既可以分别预充特定 BANK 也可以同时作用于 所有 BANK 下面是带自动预充的 Burst 读写时序图 图 3 带自动预充的 Burst 读时序 基于基于 FPGAFPGA 的的 SDRAMSDRAM 控制器设计控制器设计 SDRAM 的控制时序是很复杂的 上面所列出的远非全部 但针对特定的系统不可能 把所有的功能都用到 只是用到部份必要的功能 笔者针对系统设计的需要定制了必需的 S DRAM 的功能 如下所示 1 支持 Burst 长度为 8 的读写操作 2 自动刷新 3 初始化 4 读 写 自动刷新和初始化之间的优先级仲裁机制以及转换机制 具有以上功能的 SDRAM 控制器可以满足系统对 SDRAM 访问的需要 同时舍去了对 系统无用的功能 这样不仅可以减小开发难度 还可以节省系统资源和成本 提升系统的 性能 下面分别阐述每项功能的设计要点 初始化初始化 上电之后外部产生 Reset 命令送给 SDRAM 控制器 SDRAM 控制器由此进入初始化 状态 对 SDRAM 进行初始化执行一系列操作 完成上电 预充电 自动刷新和模式寄存 器设置 在进行 Verilog 程序设计时 可以通过状态机来实现这一过程 图 4 初始化状态机 其中 NOP 指的是空操作 具体等待长度可以查看相关芯片资料 在此不作详述 自动刷新自动刷新 SDRAM 要求定时进行刷新 以保持数据不丢失 以 MICRON 的 MT48LC4M32B2YG 7 芯片为例 共需 4K 刷新周期 64ms 即每 15 625us 刷新一次才能 满足需要 SDRAM 采用的是 33M 的 PCI 总线时钟 即每 420 个时钟周期启动一次刷新命 令 为此本文在 SDRAM 控制器中设置一个定时器 每计数到 420 便发出刷新命令 同样刷新操作也是由一系列 SDRAM 命令来组成的 每次启动刷新操作时要先进行预 充电 随后再执行两个自动刷新命令即完成一次刷新操作 在 Verilog 中可用如下状态机 来实现自动刷新 图 5 刷新状态机 读写控制逻辑读写控制逻辑 SDRAM 采用地址线行列复用技术 对于存储器单元的访问基于页面 而外部地址线 总线是独立的 与 SDRAM 的地址线并不能直接相连 这样就需要 SDRAM 控制器提供一 种地址映射 在外部地址和 SDRAM 内部地址线之间建立对应关系 为此本文将外部地址 的高位映射到 SDRAM 的行地址 低位地址映射到 SDRAM 页面内的列地址 控制器在 NOP 状态下等待存储器读写信号出现 然后进入激活状态 控制器激活指定 的 BANK 由 BS0 BS1 决定 同时进行行地址锁定 此时存储器地址线提供 A11 A0 共 12 位的行地址 SDRAM 完成行地址锁定后 再经过一个周期的延迟即可以进行列地址 锁定 在列地址锁定周期存储器地址线提供列地址 由于读 SDRAM 需要有 CAS 反应时间 所以读写之间的时序并不完全相同 在完成行 列地址锁定后 写操作的有效数据是在下一个时钟周期即可给出的 不需要等待 而读操 作的有效数据出现要根 CAS 反应时间来决定 如果 CAS 反应时间为 2 则读有效数据要 在读命令之后两个时钟周期后才能出现 两种操作的不同在状态机上可以很清楚地表示出 来 图 6 读状态机 图 7 写状态机 仲裁机制仲裁机制 为了合理地控制和管理系统中对 SDRAM 的访问操作 SDRAM 控制器必须实现一个 特别的优先级仲裁算法 以便在外部设备同时提出多个 SDRAM 操作时 能依据该仲裁算 法判决出哪个操作应获得对 SDRAM 的控制权 SDRAM 控制器可以确保在任何时刻系统 中最多对 SDRAM 进行一种操作 而决不会出现多个操作同时占用 SDRAM 从而造成冲突 的情况 由于 SDRAM 仲裁算法从根本上说与 SDRAM 技术无关 所以设计者可以根据实际需 要 自由地进行选择和修改 SDRAM 优先级仲裁算法通常有两种 一种是固定优先级算法 一种是循环优先级算 法 但不管哪一种仲裁算法都必须满足以下三个基本要求 1 每一时刻只能对 SDRAM 进行一种操作 2 先请示者先响应 且在一个操作周期内不被打断 3 同一时刻有多个操作时 按优先级排序 固定优先级算法的优先级是事先定义好的 在仲裁过程中优先级顺序是不变的 而循 环 优先级算法的优先级在仲裁中过程中过程优先级顺序不是一成不变 而是随一定规律变化 相比较来说循环优先级算法比较灵活 各种操作占用 SDRAM 的机会均等 在一定意义上 循环优先级算法是最公平的算法 但是循环优先级算法在处理大批量实时数据时会造成效 率的降低 特别是笔者所设计的 SDRAM 控制器是应用在实时图像处理系统中的 对数据 处理效率要求很高 此外循环优先级算法复杂 占用的系统资源比较多 设计难度也较大 而采用固定优先级算法对那些有重要数据访问 或有大量实时数据操作以及经常需要占用 SDRAM 的操作赋于较高的优先权 因此在这个 SDRAM 控制器的设计中选用固定优先级 算法 对以上四种 SDRAM 的操作 本文规定优先级如下 初始化 刷新 读 写 其它操作 运行时 外部设备要对 SDRAM 进行一种操作时需要先发送占用请求 SDRAM 仲裁 器接收到占用请求后 按仲裁算法予以响应 这个仲裁机制可以很方便地用 Verilog 语言描述 SDRAMSDRAM 控制器设计在控制器设计在 FPGAFPGA 上的实现上的实现 本文所设计的 SDRAM 控制器基于 Verilog 语言编写程序 并采用模块化设计 整个 设计分为初始化模块 刷新模块 命令请求模块 命令产生模块以及命令仲裁模块 各模 块之间通过函数接口连接 仿真后的图形如下 图 8 在 FPGA 上的仿真波形 本文设计的实现平台为 Altera 公司的 ACEX 系列 FAPGA 芯片 EP1K100QC208 1 芯 片资源为 4992 个逻辑单元 50K RAM 所采用的开发软件为 QuartusII 2 1 采用 synplify 软件进行综合优化 经过综合 系统时钟为 85MHz 可以支持 66M 的 PCI 总线操作 占用 50 个逻辑单元 和 3K RAM 仅占用 5 左右的系统资源 这个 SDRAM 控制器的设计