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考试试题纸（B卷）计算机组成原理课程:计算机组成原理 班级学号： 姓名: 题 号一二三四五六七八九十合计题 分一 选择题（每题2分，共20分）1主存储器是计算机系统中的记忆设备，它主要用来_。A.存放数据 B.存放程序 C.存放微程序 D.存放数据和程序2交叉存贮器实质上是一种_存贮器，它能_执行_独立的读写操作。A.模块式 并行 多个 B.模块式 串行 多个C.整体式 并行 一个 D.整体式 串行 多个3寄存器间接寻址方式中，操作数处在_。A. 通用寄存器 B. 主存单元 C. 程序计数器 D. 堆栈4响应中断请求的条件是_。 A外设提出中断； B外设工作完成和系统允许时； C外设工作完成和中断屏蔽触发器为“1”时。 DCPU提出中断。5在程序的执行过程中，Cache与主存的地址映射是由_。 A操作系统来管理的； B程序员调度的； C由硬件自动完成的； D用户软件完成。6加法器采用先行进位的目的是_ 。 A优化加法器的结构； B节省器材； C加速传递进位信号； D增强加法器结构。7水平型微指令的特点是_。 A一次可以完成多个操作； B微指令的操作控制字段不进行编码； C微指令的格式简短； D微指令的格式较长。8CPU中的译码器主要用于_ 。 A地址译码； B指令译码； C选择多路数据至 ALU； D数据译码。9直接寻址的无条件转移指令功能是将指令中的地址码送入_。APC； B地址寄存器； C累加器； DALU。10总线通信中的同步控制是_。 A只适合于CPU控制的方式； B由统一时序控制的方式； C只适合于外围设备控制的方式； D只适合于主存。二 填空题（每题1分，共20分）1. 设机器字长为16位，存储器按字节编址，设PC当前值为1000H，当读取一条双字长指令后，PC值为_。2在总线的异步通信方式中，通信的双方可以通过 A 、 B 和 C 三种类型联络。3在 DMA方式中，CPU和 DMA控制器通常采用三种方法来分时使用主存，它们是 A 、 B 和 C 。4 完成一条指令一般分为 A 周期和 B 周期，前者完 C 操作，后者完成 D 操作。5在组合逻辑控制器中，微操作控制信号由 A 、 B 和 C 决定。6. 集中式总线仲裁有：_ A_方式，_B_方式和 C 方式。7. Cache是一种 A_存储器，是为了解决CPU和 B 之间 C 上不匹配而采用的一项重要硬件技术。三 简答题（每题5分，共10分）1. 已知X=-0.01111，Y=+0.11001，求X补，-X补，Y补，-Y补，X+Y=？，X-Y=？判断是否有溢出。2. CPU执行一段程序时，cache完成存取的次数为5000次，主存完成存取的次数为2000次。已知cache存取周期为40ns，主存存取周期为160ns。求：1）Cache 命中率H，2）Cache/主存系统的访问效率e，3）平均访问时间Ta。四 （10分）某机器中，已知配有一个地址空间为(00001FFF)16的ROM区域，现在用一个SRAM芯片（8K8位）形成一个16K16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15A0 ，数据总线为D15D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：（1）满足已知条件的存储器，画出地址译码方案。（2）画出ROM与RAM同CPU连接图。五 某机机器字长、指令字长和存储字长均为16位，指令系统共能完成50种操作，采用相对寻址、间接、直接寻址。试问如构成一地址指令：1) 指令格式如何确定？各种寻址方式的有效地址如何形成？(6分)2) 能否增加其他寻址方法？说明理由。（4分）六 （10分）已知某磁盘存储器转速为2400转/分，每个记录面道数为200道，平均查找时间为60ms，每道存储容量为96Kbit，求磁盘的存取时间与数据传播.七 （10分）所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W信号控制），AR为主存地址寄存器，DR为数据缓冲寄存器。ALU由加减控制信号决定完成何种操作。控制信号G控制的是一个门电路。另外，线上标注有控制信号，例如Yi表示Y寄存器的输入控制信号，R1o示寄存器R1的输出控制信号。未标注的线为直通线，不受控制。现有“ADD R2, R0”指令完成(R0) + (R2) R0的功能操作。请画出该指令的指令周期流程图，并列出相应的微命令控制信号序列。假设该指令的地址已放入PC中。 八.（10分）参见图B16.2，这是一个二维中断系统，请问：（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。（2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1,IM2的状态又是什么？（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求B卷 标准答案一、选择题（20分）1）D 2）A 3）B 4）B 5）C6）C 7）A 8）B 9）A 10）B 二、填空题（20分）11002H2. A不互锁 B半互锁 C全互锁3. A停止 CPU访问主存 B周期挪用 CDMA和 CPU交替访问主存4. A取指 B执行 C取指令和分析指令 D执行指令5. A指令操作码 B时序 C状态条件6. 独立请求 链式查询 计数器查询7. A高速缓冲 B主存 C速度三1. 解：X原=1.01111 X补=1.10001 -X补=0.01111 Y原=0.11001 Y补=0.11001 -Y补=1.00111 X补 11.10001 + Y补 00.11001 X+Y补 00.01010 X+Y=+0.01010 X补 11.10001 + -Y补 11.00111 X-Y补 10.11000因为符号位相异，所以结果发生溢出。2. 解： 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96 主存慢于cache的倍率 R = Tm/Tc=160Ns/40Ns=4访问效率：（）+（）.平均访问时间 .n四解 ：存储器地址空间分布如图所示，分三组，每组8K16位。由此可得存储器方案要点如下：（1） 组内地址 ：A12 A0 （A0为低位）；（2） 组号译码使用2 ：4 译码器；（3） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。（4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。（5） CPU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读操作， 当R / W = 0时，存储器执行写操作。 CPU五（1） 一地址指令格式为（2分） 6 2 8OPMA其中，OP为操作码，6位，可完成50种操作；X为寻址模式，2位，定义如下：X=00 直接寻址， EA=AX=01 相对寻址， EA=（PC）+AX=00 间接寻址， EA=（A）（2）由于上述指令格式中寻址模式X=11尚未使用，故课增加一种寻址方式，如立即寻址，此时A即为操作数。六 解：2400转 / 分 = 40转 / 秒 平均等待时间为：1 / 40 0.5 = 12.5（ms） 磁盘存取时间为：60 ms + 12.5ms = 72.5ms 数据传播率： Dr = r N , N = 96K bit , r = 40转 / 秒 Dr = r N = 40 96K = 3840K (bit/s)七解：ADD指令是加法指令，参与运算的二数放在R0和R2中，相加结果放在R0中。指令周期流程图图A3.3包括取指令阶段和执行指令阶段两部分。每一方框表示一个CPU周期。其中框内表示数据传送路径，框外列出微操作控制信号。DRIR R2 Y MDR PCAR PCo,G，ARi 取 指 R/W=1 DRo,G，IRi R2o, G，Yi R0+ R2R0 R0 X 执 R0o,G，Xi 行 +，G，R0o八 解：（1） 在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU（2） 执行设备B的中断