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MOSFET IC 使用盲点与对策Power MOSFET IC 主要应用在功率电路终端输出段，由于使用上必需面对各种严苛的动作要求与环境考验，因此MOSFET IC 经常在使用中遭到破坏，有鉴于此本文要探讨有关Power MOSFET IC 使用上的盲点与破坏机制，同时介绍各种对策技巧避免组件产生发热、损毁问题。Power MOSFET 的破坏模式表1 是MOSFET IC 应用领域与破坏模式一览。Power MOSFET 的破坏模式可分为五大类，分别是:. 溃散(Avalcache)破坏模式(又称为过电压破坏模式)当电洞(surge)电压超过组件最大定额电压VDSS 时，电洞电压会流到drain 与source 之间，严重时甚至会进入降伏电压V(BR)DSS 领域，当电洞电压累积一定能量(温度、电流、dv/dt)时，就会引发组件损坏等后果。. ASO(Area of Safe Operation)破坏ASO 破坏是指组件的最大定额drain 电流ID，超过drain 与source 之间的电压VDSS 与容许channel 损失Pch 所造成的破坏而言。由于它是过电流、过电压与过电力，超越安全动作领域造成的破坏现象，因此又称为发热要因破坏。发热要因可分为连续性与过渡性两种，具体内容分别如下:连续性发热a.在活性领域(模拟动作)以直流电力，或是一定的duty 施加连续脉冲电力时，极易造成组件发热现象。b.ON 阻抗RDS(on)造成的损失(尤其是温升造成该损失超越容许散热电力容量时)也会引起组件发热。c.drain 与source 之间的漏电电流IDSS 造成的损失(无冷却风扇封装高温动作的场合除外，一般而言它比其它损失低)，也会引起组件发热。过渡性发热a.脉冲性过大电力(又称为one shot 脉冲ASO 破坏)也会造成组件发热现象。b.负载短路造成过大电力(又称为负载短路ASO 破坏)也会使组件出现发热现象，它与温度有依存性(与温度有互动关系)。c.switching 损失(turn ON，turn OFF 时)造成的组件发热现象，它与动作频率有依存性。d.内建二极管(diode)逆回复时间 trr 造成的损失也会引起组件发热，它与温度、动作频率有依存关系。. 内建二极管的破坏它是指Power MOSFET 内建的二极管电压逆回复时，造成Power MOSFET 的寄生双极性晶体管(bipolartransistor)动作，进而引发组件破坏现象而言。(4). 寄生波动破坏现象主要原因是寄生电感(inductance)(gate、source、负载drain，与各电路连接之间的电感产生的现象)造成波动性振动电压，进而引发正复归与gate over shot 电压导致组件遭到破坏。. 静电破坏(gate surge 造成的过电压)它可分为外部电力对Power MOSFET 的gate-source 之间，施加surge 过电压造成gate 过电压破坏现象；以及人体、封装作业、量测设备等带静电物体，造成的gate ESD(Electro Static Discharge)破坏现象等两大类。由于实际上Power MOSFET 引发(trigger)的破坏原因错综复杂，因此必需根据用途与动作要求，针对这些破坏模式进行事前分析，依此选择最适宜的组件才是根本解决对策，此外电路设计阶段，事前的电路定数与封装细节检讨，也是非常重要的一环。(a)民生、产业用:重要项目，使用上必需考虑电路定数、组件特性、破坏特性等等:需注意项目(b)汽车产业用表1 MOSFET IC 应用领域与破坏模式一览Avalcache 破坏与对策所谓Avalcache 破坏是指诱导负载时，switching 动作turn OFF 产生的flyback 电压，或是drain 负载的寄生电感产生的spike 电压，超越Power MOSFET 的drain-source 额定电压，并进入损毁(breakdown)领域导致组件发生破坏现象而言。图1 分别是测试Avalcache 破坏耐量的电路，以及Avalcache 破坏的动作波形。如图所示它将电压波形的时段 定义为组件溃散(Avalcache)期间。假设组件发生surge 电压，即使该surge 峰值电压Vds(peak)是在VDSS(最大额定值)Vds(peak) V(BR)DSS 范围内(亦即超越额定电压却未进入Avalcache 降伏领域)，然而组件的实质耐压V(BR)DSS 会出现掉入Avalcache范围，与无掉入Avalcache 范围之虞两种可能，因此笔者建议选择组件时最好采用保证Avalcache 耐量的MOSFET IC 比较妥当。Avalcache 耐量保证组件对Avalcache 电流定额IAP、Avalanche 能量(energy)值EAR 都有严谨规范，它可用下列数学公式表示:L 负载造成的能量一般是用E=(1/2)LI2 表示，需注意的是（）括号内的项次，它意味着即使相同耐量的组件，由于使用的电源电压VDD 不同，Avalcache 电流值IAP 也会随着改变。例如V(BR)DSS=550V 高耐压组件，分别使用VDD1=50V,VDD2=350V 两种电源电压，VDD1=50V 时（）括号内的值为1.1；VDD2=350V 时（）括号内的值则分别成为2.75 倍、2.5 倍，换句话说如果以Avalcache 电流值IAP 观察组件的耐量时，根据下列计算式证实delaying D 必需低于37%。换句话说假设L=1mH,V(BR)DSS=550V,VDD1=50V，组件保证IAP=10A(亦即EAR=22mJ)，实际使用条件VDD2=50V 时，IAP必需在6.3A范围内使用，除此之外Avalcache 状态下的峰值频道(peak channel)温度， Tch(peak)同样需在定额频道温度Tchmax(150oC) 范围内使用。(a)标准测试电路(c) Avalcache 能量的计算式如图2 所示，影响Avalcache 破坏耐量值的要因有三项，分别是:Avalcache 电流值IAP 定额造成的限制主要原因是Avalcache 耐量保证组件，与一般动作电流ID 定额一样，都会受到Avalcache 电流IAP 定额的限制。Avalcache 时channel 温度Tch over 造成的限制它与一般动作一样，Avalcache 动作时的channel 温度Tchmax.只有150oC，这意味着ON 阻抗与switching损失如果接近Tch=150oC 的话，就不能以Avalcache 方式动作。Avalcache 时dv/dt 造成的限制尤其是Avalcache 耐量的破坏值，随着dv/dt 变大有降低的倾向。图2 影响Avalcache 破坏耐量的要因图3 是针对高耐压500V 等级MOSFET 组件，2SK1168 的Avalcache 破坏电流IAP，与Avalcache 破坏能量EAR 是否会随着负载电感L 移动，进行实验获得的结果。根据测试结果显示随着电感L 值增加，破坏电流IAP 会逐渐降低，破坏能量EAR 则出现变大倾向，由此可知判断Avalcache 破坏耐压的强弱，必需同时检讨破坏电流IAP 与破坏能量EAR。一般而言低低电感值L 、大破坏能量EAR 的MOSFET IC，通常Avalcache 耐量都比较大。图3 Avalcache 破坏电流与破坏能量的关系图4 是有关Avalcache 破坏电流IAP，与dv/dt 耐量依存性测试结果。由图3 的等价电路可知，PowerMOSFET 是由drain 与source 之间寄生双极性晶体管构成，因此dv/dt 变得非常急峻时，就会出现通过输出容量Cds 的过渡性电流开始流动，当等价电路的Rb 过渡性峰值电压超越VBE(on)(大约是0.6V)时，寄生双极性晶体管会变成ON，最后造成组件的破坏耐量大幅降低等严重后果。所幸的是图4 测试结果显示， dv/dt10V/ns 还在安全领域的动作范围，所以使用上还算安全。必需提醒读者注意的是dv/dt 的耐量，随着组件种类会有很大的差异，因此使用上必需特别谨慎。(a)测试电路(b)测试结果图4 Avalcache 破坏电流与dv/dt 耐量图5 是实际Avalcache 的波形。此处以Avalcache 耐量保证组件2SK2869 为例，介绍如何判断该组件的特性是否在保证范围:.Avalcache 动作为one shot pulse 时a. 首先确认Avalcache 电流IAP，是否在Avalcache 保证电流定额IAPmax.范围内？根据图6Avalcache 耐量保证值，与破坏电流值的IAP - L 依存性可知，L=5mH 条件下，IAPmax.大约是7.5Amax，依此确认图5 的波形为4A，仍然在保证范围内。b. 确认Avalcache 动作时的channel 温度Tch 是否在Tchmax.150oC 范围内？计算Avalcache 动作时的channel 温度Tchmax.，必需先求出Avalcache 动作前的起始频道温度T(s)ch(周围温度TAcase 温度TC ON 阻抗损失+switching 损失造成的温升)。假设T(s)ch=60oC，而且dv/dt 在安全动作范围内使用，Avalcache 动作时的channel 温度Tch，可用下列数学式表示:Tch=T(s)ch+Pchch-c(t)=T(s)ch+(1/2)V(BR)DSSIAPch-c(t)式中的ch-c(t)为过渡热阻抗，它可以从MOSFET 组件的热阻抗特性技术数据求得。溃散(Avalcache)期间ta=400s 的过渡热阻抗计算如下:ch-c(t=400s)=Ys(t)ch-c=0.084.17=0.3336oC/W接着将各数据代入上式，就可以求出channel 温度 Tch。Tch=60+(1/2)8040.3336=113.4oC根据以上计算结果可知channel 温度Tch=113.4oC，仍然在定额Tchmax150oC 保证范围内。图5 Avalcache 期间与Drain-Source 之间的电压电流波形的关系.Avalcache 动作为连续反复状态时Avalcache 动作为连续反复状态时，基本上它是以Avalcache 电流IAP，与channel 温度Tch 两点为基准作保证，所以使用上必需进行以下确认动作:a. 确认反复Avalcache 动作时的channel 温度图7 是反复Avalcache 动作时的channel 温度特性，如图所示Power MOSFET 的channel 温度Tch 可分成:一.周围温度TA 以及case 温度Tc 部二.ON 阻抗RDS(on)损失造成的温升Tch(R)部三.Avalcache 动作损失造成的温升Tch(AV)部三大部份，因此选用Power MOSFET IC 时，必需仔细确认以上所有channel 温度，是否都在最大定额亦即channel 温度150oC 保证值范围内。b.确认起始channel 温度T(s)ch上述channel 温度结构中，部的TA、TA，加上部的Tch(R)就是所谓的起始channel 温度T(s)ch ，由于该温度与Avalcache 电流的delaying 也有关连，同时更是one shot 脉冲动作，与连续动动作不可或缺的数据，因此设计上必需作精密的计算与事后检讨。图6 Avalcache 耐量保证值与破坏电流值的关系( IAP - L 依存性)c.确认电感(inductance)Avalcache 电流的保证范围(参考图6)根据图6 的资料可知， T(s)ch=25oC 实用的电感值，与Avalcache 电流仍在保证范围内。d.确认起始channel 温度T(s)ch 与Avalcache 电流的delaying rateAvalcache 电流的使用范围IAP，必需符合channel Tchmax=150oC 要求，然而IAP 会随着起始channel 温度不断改变。此处利用起始channel 温度(周围温度TA、case 温度Tc 、ON 阻抗损失等条件)计算delaying，假设连续Avalcache 动作时的total channel 温度 Tchmax，是以Power MOSFET case 温度Tc 当作基准，如此就能够利用图8 的数学式求得channel 温度。如果不是利用case 温度Tc，而是以周围温度TA 作计算时，计算式中的直流热阻抗ch-c 可以改用封装状态时的总热阻抗ch-A，此时必需利用下列公式计算实际封装基板，与设在冷却风扇上的热阻抗ch-A。ch-A = ch-c+(I +c )+FI:绝缘sheet 的热阻抗(oC/W)。F:冷却风扇的热阻抗(oC/W)。c:接触热阻抗(oC/W)。表2 是利用上述数学式，计算反复Avalcache 动作时channel 温度Tchmax.获得的结果。(a)channel 温度的构成图7 反复Avalcache 动作时的channel 温度特性图8 Channel 温升的计算式表2 反复Avalcache 动作时的channel 温度Tchmax. 实际计算例接着以2SK2869、图5 的Avalcache 动作波形IAP=4A,ta=400s，以及反复动作为例，试算几种不同条件时的Avalcache 动作时channel 温度Tchmax.，计算结果如下:反复周期T=100ms(f=100Hz)，case 温度Tc=60oC 的条件下，上述one shot 脉冲的Tch=113.4oC 时，表2的No.4 为138.1oC(仍在保证范围内)。当IAP=4.6A 时，表2 的No.6 达到Tch 定额的150oC。Tc=80oC 时，必需以更大的delaying 裕度抑制IAP，使表2 的No.17 能够低于3.6A 以下。周期反复变化的场合，T 7ms(f150Hz) 时会达到Tchmax(150oC)范围。提醒读者注意:实际检讨Power MOSFET 保证值时，除了利用dv/dt 等各组件的V(BR)DSS 分布特，性进行整体性检讨之外，如果发生计算值比组件的保证值更低的场合，必需立即与组件厂商作进一步的确认。图9 是有关Avalcache 破坏的抑制surge 电压对策，该对策主要考虑是Power MOSFET 一旦发生Avalcache 破坏时，各drain、source、gate 电极之间会出现短路现象，尤其是组件遭受破坏后，若以量测仪检查drain-source 时，呈现open 状态的组件通常都是芯片本身短路，导致source 导线溶断所造成，因此必需进行对策抑制surge 电压。如图9 所示，抑制surge 电压的方法有三种，分别如下:.缩短、加粗主电流电路(亦即电源电压负载、负载drain 端子之间、surge 吸收二极管drain 端子之间)的导线(pattern)，封装时则尽量降低寄生电感Ld,Ls。.虽然理论上无法使封装导线的寄生电感变成0，不过为了抑制surge 电压，可以插入gate 串联外置电阻RG，藉此减缓turn OFF 时的dv/dt(并联连接时也需在各组件插入电阻)。虽然数百的gate 电阻RG，可以发挥很好的寄生电感抑制效果，然而turn OFF 的switching 损失却有增大的倾向，而且并联连接时的过渡电流均衡性极易恶化，因此设定阻抗值必需作通盘性检讨。.drainsource 端子之间插入CR Snubber，或是surge 吸收二极管时，若未加粗、缩短封装导线的话，就无法发挥surge 电压抑制效果。此外笔者建议封装CR Snubber，或是surge 吸收二极管时，尽量靠近Power MOSFET 的drainsource 端子，比较容易获得预期的效果。图9 Avalcache 破坏的对策ASO 破坏与对策ASO 破坏主要原因是一般动作不易发生的负载短路，或是不明原因造成驱动电压，变成under driver偏离ON 状态领域，当某个电压施加于drainsource 之间时，该组件立即陷入连续动作状态，进而引发局部性发热并在极短时间内破坏组件。此外高频反复动作或是并联连接时，如果未作适度的散热设计，Power MOSFET 有可能因热量暴增导致组件遭受破坏。图10 是ASO 破坏常用的对策，ASO 破坏的对策可以分成三个步骤，分别是:对策1:确认组件是否在顺偏压(bias)ASO 安全动作领域，它的温度dealying 是否妥当？对策2:赋予适当裕度，进行散热设计。对策3:根据电路、机器设备等各种条件设定负载短路，接着设计过电流保护电路。图10 ASO 破坏与对策基于Rs 会变成损失等考虑无法插入Rs，却又希望电路的动作电流值能够超过规定的drain 电流时，必需先检测Power MOSFET 的ON 阻抗RDS(on)电压下降程度，接着依序透过R2 R1 R3 操作步骤使保护电路ON，最后再turn OFF 使主Power MOSFET 的gate-source 之间的电压低于Vthmin，此时turn OFF 的时定数 R3 必需比turn OFF 时定数R1 (决定switching 时间)更大，如此才能避免遮断过电流时发生surge 电压。另一种方法是基于负载短路时的电流比一般高数倍数十倍，V(surge)=Ldi/dt 会因寄生电感导致surge 电压变大等考虑，所以利用Tr1 的gate 电阻rg，以软件方式控制Tr1 的遮断速度。正常动作时Power MOSFET 的gate-source 驱动电压VGS，可利用下列数学式表示:VGS:Power MOSFET 组件ON 阻抗领域动作的电压。式中的 R1,R2,R3 各阻抗值的单位全部都是(k) 。过电流保护遮断时的gate 维持电压VGS(cutoff)，可利用下列数学式表示:提醒读者注意上述gate 维持电压VGS(cutoff)，必需维持在Power MOSFET 组件gate-source 遮断电压GS(off) 规范的最低值以下。主要理由是Vth 属于负的温度特性(= -5mV7mV)，加上负载短路时过电力极易造成channel 温升现象，如果上述电压未维持在规范值以下的话，gate 驱动即使处于OFF 状态，仍然会有无法完全OFF 的微小电流流动，随着温度上升 Vth 降低电流增加 Vth 降低一连串恶性循环，电流不断电增加的结果，极易导致Power MOSFET 组件遭受破坏，因此设计驱动电路的Vout(off)时，同样需要将以上问题一并列入考虑。图11(a)、(b)分别是顺偏压ASO 图与温度delaying 特性图。此处以tpw=10s,Tc=75oC 为例，介绍有关ASO 的温度delaying 的应用技巧。首先确认Tc=25oC 的保证值根据图11(a)可知c=25oC 时，PD=VdsId=50V 30A=1500WTc=75oC 的delaying rate，根据图11(b)可知=60%，因此:PD(Tc=75oC)=PD(Tc=25oC)0.6=1500W0.6=900W接着在ASO 图中找出 的线条，该线条就是该组件的温度delaying。图12 中详细记载有关Power MOSFET 组件的负载短路耐量，与过电流保护遮断时的注意事项。如果PowerMOSFET IC 应用在马达驱动电路时，遇到类似负载发生短路过电流保护电路开始动作之前，也能够承受破坏的特殊案例时，设计上请遵循过电流保护侦测设计时间是破坏时间的1/21/3的注意事项。(a)顺偏压ASO 图(b)温度delaying图11 顺偏压ASO(安全动作范围)与温度delaying如图12 所示，负载短路耐量与实际电源电压VDD(VDS)有互动关系，VDS 越大负载短路造成的施加电力Ps(=VDSID(S) 也越大，因此Power MOSFET 组件会在很短时间遭到破坏，虽然破坏时间随着组件种类不同，不过通常设定过电流保护侦测时间，都低于破坏时间的1/21/3。以图12 的2SK1518、2SK1522 两组件为例，过电流保护侦测时间，若设定在1015s 以下的话就非常安全。随着组件种类不同负载发生短路时，必需遮断的短路电流值是正常动作电流510 倍左右，尤其是低Ron、高gm 特性的高性能Power MOSFET 组件，短路电流有变大向倾，而且施加电力越大，相对的负载短路耐量就越低。需注意的是遮断过电流时，负载的寄生电感会引发surge 电压。此外遮断过电流时，组件的耐压如果发生崩溃(breakdown)的话，即使是Avalcache 耐量保证组件，都无法承担如此巨大冲击，因此设计上必需设法抑制surge 电压，绝对不可使surge 电压超过组件的耐压定额VDDS，否则后果就不堪想象，图12 是surge电压的波形。图12 负载短路耐量与保护上注意事项Power MOSFET 的散热设计设计Power MOSFET 的封装散热时，必需衡量实际使用环境与各种主、客观条件，如此才能获得高效率的散热冷却效果。此处根据下列动作条件、散热片、封装条件，以2SK1170(500V/20A,RDS(on)=0.27max.,TO-3P) Power MOSFET 组件为例，介绍设计channel 温度Tch1200C 的方法。.动作条件周围温度: TA=500C。动作电流: ID=8A/10A 两种。tPW=10s ,duduty:50%max.(f=50kHz) 。switching 损失:Pth=500W,tf =0.2s(此处省略ton 损失)。.散热板的规格三种热阻抗F 分别是:F = 0.50C/W-()F = 1.00C/W-()F = 1.50C/W-()使用云母片(mica)(内含silicon、grease)I + c= 0.80C/WI:云母片的热阻抗(0C/W)。c:接触热阻抗(0C/W)。具体设计步骤:(1)首先计算各散热封装条件的容许损失特性。(2)接着计算Power MOSFET 组件的channel 温升造成的消费电力PD 特性。由于Power MOSFET 组件的ON 阻抗RDS(on)，具有正的温度依存性，PD 会随着温度呈曲线性增加，当(1)与(2)两者的特性关数重迭变成交点时，该点就是热饱和状态时Power MOSFET 组件的channel 温度Tch。图13 是根据以上计算结果制成channel 温度Tch，与消费电力PD 特性坐标图表；表3 是Power MOSFET 的消费电力特性PD 计算方法，它是根据各组件的技术数据Ron -Tc 特性，将ON 阻抗的温度系数(以Tch =250C为基准1 的系数)，依序代入横轴作成坐标图表，接着再根据表3 的资料，制作图13 的channel 温度Tch 与消费电力PD 特性图。具体操作步骤如下:首先利用(1)的各散热条件制作容许损失特性图由于周围温度TA 设为500C ( Tch = 500C 时散热损失为0W)，因此以Tch = 500C 为基准，分别描绘使用三种散热板容许损失特性。接着以表3 记载的Power MOSFET 消费电力特性(ID=8A,10A)计算数据，完成图表描绘。(a)计算结果坐标化a.利用散热条件计算容许损失直线PD(F)，并描绘三条线条。首先计算散热条件的全热阻抗ch-A :ch-A=ch-c +(I+c)+F使用散热片()时的ch-A:ch-A=1.04 +0.8+0.5=2.34/W依此方式计算()与()时的ch-A，计算结果分别如下:() =2.840C/W() =3.340C/W容许损失PD(F)可用下式表示:PD(F) = Tch -TA/ch-A假设()条件的Tch 分别是500C,1000C,1500C，0W,21.4W,42.7W 同样以上述()、()条件计算，如此就可以描绘三条直线。b.计算功率MOSFET 的消费电力曲线PD(M)，并描绘三条线条。功率MOSFET 的ON阻抗RDS(on)属于正的温度特性，它会随着Tch 的上升呈曲线性变化，依此计算ID=8A,10A时温升造成的Power MOSFET 消费电力PD(M)，并描绘两条线条。表3 Power MOSFET 消费电力PD(M)的计算实例(2SK1170)此处针对表4 的散热设计计算结果Tch -PD 坐标的观察结果与对应内容作进一步说明:一.图13 中的散热容许损失，与Power MOSFET 消费电力特性没有重迭交集时，极易因热特性不一致(unmatch)，导致热量暴增组件损坏等后果。二.此外还需注意的是例如图13 的点周围温度TA=500C 条件，假设750C 与TA=500C 温升，ID=8A 的前提与()的散热片，channel 温度TA=370C 比TA=500C 高120C ；ID=10A 的前提下，Tch 接近500C 等于是channel 温度上升2 倍；如果使用()的散热片，channel 温升更严重，尤其是图13 的点Tch 温度会从1300C 上升至1600C，大幅超过1500C 的最大定额channel 温度。三.有关发热问题，除了ON 阻抗之外它还会对Power MOSFET 组件的其它特性造成各种影响。不过例外的是图中的损失，照理说温度依存性极大的drain-source 漏电电流IDSS 损失，也需要一并列入OFF 期间计算，不过它比其它损失少，因此此处忽略不列入计算。四.由此获得结论亦即设计Power MOSFET 组件散热时，必需假设周围温度极端恶劣，如此才能取得宽松的安全裕度。图14 详细记载Tch -PD 坐标图的其它应用方法，与使用上注意事项，如图所示利用过渡阻抗特性ch-c(t)，就可以从坐标图读取过渡时的channel 温度。表5 是计算ON 阻抗损失与switching 损失，以及计算后获得的波形，表中的电感负载是以图中的波形进行逆向计算，虽然它的turn ON 损失非常小可以忽略，不过Inverter 用途逆回复时间trr 造成的turn ON 损失却非常大，而且它的波形也截然不同，因此使用上必需根据实际波形逆向计算损失。表4 散热设计的结果 Tch- PD表5 阻抗R 负载与电感L 负载的损失计算式图14Tch- PD 图的其它应用方法与注意事项嵌二极管的破坏与对策所谓内嵌二极管的破坏是指机器设备，频繁使用内嵌于Power MOSFET source-drain 之间的寄生二极管，最后导致该二极管遭受破坏而言。这种问题经常发生在马达驱动电路、UPS 全桥接式(full bridge)DC-DCinverter 电路、switching 电源全桥接电路、半桥接电路，以及利用异常(abnormal)动作模式以共振电路驱动的机器设备上。如上所述内嵌二极管的破坏一般都局限在上述应用领域，换句话说它的主要对象都是属于耐压超过250V 的设备，所幸的是二极管的破坏机制已经被解破，加上对策方案也非常适用于二极管的结构，所以最近几年二极管的破坏耐量已经大幅改善。有关组件的选择，类似马达与UPS 用途的驱动电路，建议读者采用内嵌内嵌高速二极管(短逆复原时间trr)的Power MOSFET；使用全桥接switching 电源的驱动电路，虽然不需要考虑定常动作特性，不过衡量各条件与实际使用上经常发生瞬间动作等考虑，因此建议读者最好选择内嵌高速二极管的Power MOSFET 比较妥当；至于100V 以下低耐压组件，由于本身的电源电压也很低，所以几乎与上述破坏模式完全无关。图15 是全桥接式马达驱动电路与Power MOSFET 的动作波形，该电路的Power MOSFET ICTr1 与Tr4处于动作状态， Tr1 进行PWM 控制期间， Tr4 一直处于常时ON 状态，动作时Tr1 的drain 电流ID1 开始流动，一旦turn OFF 由于马达的电感L，回生电流IF 会通过 Tr2，并且在内嵌二极管流动，在此状态下Tr1如果turn ON 的话，由于Tr2 内嵌二极管的逆复原时间trr 的影响，该期间Tr1 与Tr2 会变成导通状态，短路流流irr 开始流动，当短路流irr 复原时，Tr2 内嵌二极管的电压VDS 也随着复原。图15 全桥接电路与Power MOSFET 的动作波形图16 是有关内嵌二极管的破坏机制说明，该现象经常发生在内嵌二极管的电压复原期间(亦即图中的部位)。发生二极管的破坏主要原因是drain-source 之间的电压如果急峻以dv/dt 站立时，会有通过容量Cds 的过渡性电流流动，当Rb 的电压超越寄生双极性晶体管Q1 的VBE(on)=0.60.7V 时，复数并联连接的寄生双极性晶体管部份cell 会开始动作，严重时甚至会造成Power MOSFET 受到破坏。照片1 是Power MOSFET 遭受破坏瞬间的波形，根据照片1 的波形特性推测，由于gate 电极正下方设有极大的内嵌二极管，加上二极管的recover 电流比较容易集中在该二极管周围的cell，所以才会形成照片1 的急峻波形。图16 内建二极管的破坏机制照片1 破坏时的波形(对策前500V/12A 的组件,200ns/div., iF:5A/div.,Vds:100V/div.)图17 是利用内嵌二极管进行破坏对策的实例。一般而言破坏对策可分成三种方式，但不论哪一种方式最后共通目的，都是要抑制二极管recover 时的dv/dt。对策1:本方法是利用控制端组件的外置gate 串联电阻RG 抑制dv/dt。为降turn OFF 损失，有些工程师将二极管并联连接至RG。对策2:由于Vds=Ls(dirr/dtb)是内嵌二极管recover 时，造成的dv/dt 变大现象，因此严重时还会引发surge电压，甚至陷入溃散(avalcache)状态。对策2 主要诉求是降低主电流电路的寄生电感Ls。事实上寄生电感除了引发溃散破坏之外，同时也是寄生波动的元凶，极力降低寄生电感Ls 可算是高明的对策。 对策3:本方法是在drain-source 之间，插入CR Snubber 藉此抑制dv/dt，这种方法最大缺点会产生Snubber电路损失，通常对策1 与对策2 无法完全消除recover 时的surge 电压，才会考虑使用这种方法。图17 利用内嵌二极管电路进行破坏对策实例图18 是内嵌二极管破坏的耐量参考数据(500V/10A 等级实例)，它是比照图15 的电路动作特性，先将电流IF 流入内嵌二极管内，在此状态下对Tr1 的gate 施加 12shot 短脉冲，接着再用Tr2 测试组件量测破坏电流。根据测试结果显示破坏耐量，会随着电源电压(电压越高破坏耐量有降低倾向)与温度不断改变，而且高速二极管的破坏耐量比较高。虽然图18 的测试结果并不是用来标示dv/dt、 di/dt 破坏与组件种类、制造厂商的关连性，不过实际使用加上长年累积的经验，读者应该可以嗅出一点蛛丝马迹。图18 内嵌二极管破坏的耐量(500V/10A 等级实例)寄生波动的破坏与对策Power MOSFET IC 并联使用，如果未插入gate 串联外置电阻Rg，直接连接到MOSFET 驱动器，gate驱动波形ON/OFF 时会产生振动波形，当drain-source 之间的电压高速switching 时，该振动波形会对gate-drain 之间的容量、gate 寄生电感、gate 阻抗三者构成的串联共振电路产生影响。共振条件成立的场合，由于驱动电压的因素gate-source 之间的电压，会出现极大的共振电压，该电压一旦超越gate 耐压定额时，就会导致gate 过电压破坏等问题，此外drain 电压急峻变化，峰值振动电压通过gate-drain 之间的容量，并与gate-source 之间的电压重迭变成正复归的话，就有因误动作引发波动破坏之虞。图19 是Power MOSFET 的并联等价电路与寄生波动动作机制。如上所述Power MOSFET 未连接外置串联电阻Rg，直接连接到MOSFET驱动器时，可以从图19 发现gate 出现所谓的寄生振动波形，当drain-source之间的电压Vds 高速switching 时，该振动波形会对turn OFF 时负载的导线阻抗Ld 造成振动电压，同时还会对通过gate-drain 之间的容量Cgd(Cress)，变成gate 寄生电感(Lg+Lp)与gate 阻 抗(RG+Rg)的串联共振电路产生影响(注: 是导线电感)。图19 Power MOSFET 的并联电路与寄生波动动作机制由于大电流/高速type 的Power MOSFET，gate 内部的电阻Rg 低于12，如图20 所示无RG 时，PowerMOSFET IC 串联共振电路的选择度，会因为条件因素变成极大值，因此在共振条件下对gate-drain 之间、寄生电感施加共振电压的话，就会引发所谓的寄生波动，尤其是并联连接时会成为大电流动作，turn OFF 时过渡电流均衡性一旦恶化的话，在某个过渡期间所有电流全部集中流到一个PowerMOSFET 内，一般该过渡期间只有数ns数十ns 左右，Power MOSFET 的温升非常小还不会构成问题，不过drain-source 之间的振动电压Vds(peak)理论上会变成n 倍以上，到目前为止还没有任何Power MOSFET IC可以承受如此巨大电压冲击，因此设计上要设法避免发生上述事态。图20 R、L、C 的共振电路一般而言Power MOSFET IC 并联连接比单体组件，更容易发生寄生波动与寄生波动破坏问题。接着利用图21 说明发生寄生波动破坏的原因，与寄生波动破坏的对策。如上所述如果只是Power MOSFET 组件单体的话，就能够针对施加至gate-source 之间的振动电压Vgs(r)n 进行讨论，然而Power MOSFET 并联连接时，如图21 所示振动电压Vgs(r1)Vgs(r3)会变成其它组件的输入Vin，共振频率fr 时该峰值电压甚至会增大Q 倍，由于以上原因造成MOSFET 并联连接，比单体组件更容易发生波动破坏问题，而且更容易形成发生波动破坏的环境与条件。有关防止波动的外置式gate 电阻RG，图21(a)方式对驱动IC 的振动电压非常有效；图21(b)则是将外置式gate 电阻分别插入gate 内，因此它的防止波动效果比图21(a)更大。图22 是Power MOSFET IC 并联连接时的外置式电阻效果计算步骤。图21 并联时外置Gate 电阻的效益与寄生阻抗的影响图22 并联时外置Gate 电阻效益的计算式图23 是Power MOSFET IC 并联连接时，寄生电感的计算结果，根据计算结果显示gate 寄生电感(Lg+Lp)越大的话，施加至Power MOSFET 的gate-source 之间的共振振动电压Vgs(r)也大，因此VGS(peak)电压可能超越gate 耐压(VGSS=20V) ，成为破坏Power MOSFET 的条件之一。主要原因是Vgs(r)off 如果超越Power MOSFET 的Vth，原本必需在OFF 期间施加正复归，然而此时超越Vth 的Id 却开始流动，进而引发Power MOSFET 温度上升、Vth 降低、电流增加、Power MOSFET 变成ON状态等一连串问题，最后由于无法维持OFF 时段，导致组件瞬间遭受破坏。图23 并联时寄生电感的影响图24 是Power MOSFET IC 并联连接时，寄生电感的影响与gate 电阻的理论计算结果。接着笔者利用图24 探讨Ciss 为5000pF、寄生电感L(=Lp+Lg)为0.2nH30nH，施加VGS1=VGS2=1.5V 振动电压时，PowerMOSFET IC 并联连接，对其它组件的gate-source 振动电压Vgs(r)，尤其是OFF 端的峰值电压Vgs(r)off 的R(=RG+Rg)=0.33时产生甚么影响。根据图24 的计算结果显示，寄生电感L 越大gate 阻抗越小时，振动电压Vgs(r)则变大。此处假设backconverter 与全桥接电路的Low side 使用并联组件，逻辑等级(Logic Level)驱动组件为Vthmin=1V 标准品，Vgs(r)off 的峰值不超过1V。这种情况下如果寄生电感L=0.5nH，而且R=0.5,L=20nH 的话，就必需在各gate插入外置RG，使R(=RG+Rg)=3。如果Ciss 变成2500pF 低容量时，寄生电感L 造成的不良影响会更明显。不过以上论述都是在既定的预设条件下进行，实际上必需详细check gate 波形，与drain-source 的波形才能作正确判断。事实上Power MOSFET 组件高频化、低Ciss 化之后，寄生电感L 反而成为引发寄生波动，同时也是组件高频化主要障碍之一，常用的对策是尽量降低组件封装与封装导线的寄生电感。一般认为今后高精度寄生电感模拟分析技术越来越重要，图25 是降低寄生波动与寄生波动对策一览。Power MOSFET 并联连接时的组件选择，与使用上的注意事项分别如下:.整合Vth(VGS(off) ，降低OOF 时的过渡电流均衡性，避免电流集中在低Vth 组件内。.整合ON 阻抗RDS(on)。.充分施加gate 驱动电压，例如:4V 驱动组件:VGS=510V10V 驱动组件: VGS=1012V降低ON 电流的均衡性与散热均衡性。.尽量避免avalcache 动作，防止电流集中