版图实验报告 - 副本.doc

电子科技大学成都学院实验报告册 课程名称： 版图设计实验 姓 名： 学 号： 院 系： 微电子技术系 专 业： 教 师： 2011 年 12 月 25 日 实验一、欠压保护电路的原理图搭建1、 实验目的：1、 熟悉Cadence软件的作用和工作站的用法，为学习版图设计打下基础；2、 学习电路图的画法，为后面版图的设计做准备；3、 通过原理图搭建的过程，让同学们明白电路的工作原理，以及养成细心的好习惯。2、 实验原理和内容：原理：将在新建库中调用出来的所需元件按照电路图连接起来。内容：1、新建原理图库图库；2、绘制欠压保护电路原理图；3、将其生成网表CDL文件。3、 实验步骤：1、 新建电路图库进入Cadence系统，在CIW命令解释窗口，选命令FileNewLibrary.新建电路图库QYBH，在对话框右边选择第二项添加已有的技术文件。如图1.1所示 图1.12、 同样在CIW命令解释窗口选择FileNewCellview.新建单元0117，在Librara Name项选择刚已建立的图库QYBH，Tool项选择Virtuoso，现在建立为后面画版图做准备。 如图1.2所示 图1.23、 添加基本库和模拟库，为画电路图做准备基本库路径：/eda_tools/cadence/update-ic5141/tools.lns86/dfii/etc/cdslib/basic模拟库路径：/eda_tools/cadence/update-ic5141/tools.lns86/dfii/etc/cdslib/artist/analoglib如图1.3所示 图1.34、 执行步骤2，在Tool项选择ComposerSchematic，设置完成后出现“Virtuoso Schematic Editing”即电路图编辑窗。如图1.4所示 图1.44、 在电路图编辑窗内按i键（Add Instance的快捷键），点击框中的Browse按钮，在CSMC05MS库Cell中选取自己需要的电路元件，在View中选择spectre，如图1.5所示 图1.5选中调出来的单个器件，按Q键，能够修改其宽长等属性，如图1.6所示 图1.6将所调出来的单个器件按电路图连接起来，W是连线快捷键。5、 按P键添加Add Pin脚，在Pin Names项输入Pin脚的名字，在Direction项选择该引脚的输入输出类型，如图1.7所示 图1.76、 从基本（Basic）库添加电源与接地符号，如图1.8所示 图1.87、 在CIW命令解释窗口选择FileExportCDL.生成网表（CDL）文件，如图1.9所示 图1.9在出现的窗口中，点击Browse选择所绘的电路图路径，在Output File项输入cd.cdl，在Run Directory中填入LVS路径/home/design0117/CSMC05MS/verify/LVS，如图1.10所示 图1.104、 实验数据与结果：* auCdl Netlist:* * Library Name: QYBH* Top Cell Name: 0117* View Name: schematic* Netlisted on: Dec 30 18:58:39 2011*.BIPOLAR*.RESI = 2000 *.RESVAL*.CAPVAL*.DIOPERI*.DIOAREA*.EQUATION*.SCALE METER*.MEGA.PARAM*.GLOBAL vssa!+ vcc!*.PIN vssa!*+ vcc!* Library Name: QYBH* Cell Name: 0117* View Name: schematic*.SUBCKT 0117 UVP_EN*.PININFO UVP_EN:OCC0 UVP_EN vssa! 1.0071p $CP M=1RR5 net25 UVP_EN 2.14391M $RHRR4 net95 vssa! 802.3K $RHRR3 net9 net95 2.14391M $RHRR2 net136 net9 158.907K $RHRR1 net67 net18 113.41K $RHRR0 net15 net24 55.7061K $RHQQ2 vssa! vssa! net18 P2 M=4 $EA=100pQQ0 vssa! vssa! net21 P2 M=1 $EA=100pQQ1 vssa! vssa! net24 P2 M=4 $EA=100pMM27 net25 net0195 vssa! vssa! NN W=1.6u L=1u M=1MM24 net29 net67 vssa! vssa! NN W=2u L=1u M=1MM18 net0195 net0154 net29 vssa! NN W=2u L=1u M=1MM25 net0154 net9 vssa! vssa! NN W=1.6u L=1u M=1MM33 net60 net60 vssa! vssa! NN W=4u L=4u M=1MM17 net41 net53 vssa! vssa! NN W=4u L=4u M=2MM16 net104 net0183 net15 vssa! NN W=12u L=4u M=2MM30 net0183 net0183 net21 vssa! NN W=12u L=4u M=2MM14 net53 net60 vssa! vssa! NN W=4u L=4u M=1MM9 net104 net65 vssa! vssa! NN W=10u L=1u M=1MM5 net65 net67 vssa! vssa! NN W=10u L=1u M=1MM37 net0195 net0154 vcc! vcc! NP W=4u L=1u M=1MM32 net0183 net104 net136 net136 NP W=12u L=6u M=1MM31 net9 net0195 net136 vcc! NP W=10u L=1u M=1MM28 net0218 net0195 net25 net0218 NP W=3u L=1u M=1MM23 net0195 net67 vcc! vcc! NP W=4u L=1u M=1MM26 vcc! net9 net0154 vcc! NP W=3u L=1u M=1MM20 net60 net95 net96 net96 NP W=8u L=4u M=2MM29 net53 net104 net96 net96 NP W=8u L=4u M=2MM12 net0218 net104 net136 net136 NP W=2u L=6u M=1MM8 net41 net104 net136 net136 NP W=12u L=6u M=1MM7 net96 net104 net136 net136 NP W=12u L=6u M=1MM6 net104 net104 net136 net136 NP W=12u L=6u M=1MM11 net67 net104 net136 net136 NP W=12u L=6u M=4MM4 net65 vssa! net124 vcc! NP W=1u L=100u M=1MM3 net124 vssa! net128 vcc! NP W=1u L=100u M=1MM2 net128 vssa! net132 vcc! NP W=1u L=100u M=1MM1 net132 vssa! net136 vcc! NP W=1u L=100u M=1MM0 net136 vssa! vcc! vcc! NP W=10u L=1u M=4.ENDS 欠压保护电路原理图5、 实验总结：电路图是指由晶体管（包含MOS管和双极晶体管）、电阻、电容、电源和导线连接而成的图形。学习版图设计之前，先学习电路图的画法，电路图作为验证输入文件，与版图进行LVS一致性验证。 通过本次试验，掌握了Cadence软件的基本使用方法，学会了电路图的输入和编辑，并将其生成网表CDL文件，为后面的版图设计打下基础。 实验二：欠压保护的版图设计1、 实验目的：1、熟悉UNIX系统基本命令使用；2、掌握使用Cadence版图编辑软件进行模拟IC版图布局设计；3、掌握半导体集成电路的设计规则；4、了解什么是集成电路版图设计；5、学会使用cadence工具将所学电路画成版图并进行优化布局，使之面积尽量最小化；6、学会使用cadence工具对所画版图进行drc和lvs检查，确保版图符合工艺设计规则及版图和电路的一致性正确。2、 实验原理和内容：Cadence - Virtuoso Layout Editor是一种基于UNIX系统的EDA工具，用于集成电路版图设计。该工具下的dracula可以进行drc和lvs检查，drc（设计规则检查）即查看所画版图是否符合工艺设计规则，只有通过drc检查，版图才能在现有工艺条件下实现；lvs（版图和电路图一致性比较）即查看版图是否和电路图一致，只有通过lvs检查，版图才能在电学特性和电路所要实现的功能上和原电路保持完全一致。本实验就是在学习一种欠压保护电路后，利用Cadence - Virtuoso Layout Editor画出电路版图，然后对版图进行优化布局和drc、lvs检查。 欠压保护模块位置摆放3、 实验步骤：1、 为方便版图的绘制与布局，我们将电路图相同器件或能匹配的器件分在一个模块，这是可以新建很多小单元，在最后综合时调用即可，新建单元方法如实验一。划分后有电流镜模块、差分对模块、基准源模块等等以及若干个单独元件。2、 绘制模块与单独元件。电流镜：1） ：由8个PMOS管组成，采用BACCCCDE方式匹配，每个MOS管W=12u L=6u 图2.1：W=80.20u L=22.30u2） ：由两个NMOS管组成，采用ABBA方式匹配，每个MOS管W=12u L=4u 图2.2：W=21.50u L=34.00u3） ：由2个NMOS管组成，采用AB方式匹配，每个MOS管W=4u L=4u 图2.3：W=12.00u L=24.00u 差分管：采用ABBA方式匹配，每个MOS管W=8u L=4u 图2.4：W=46.00u L=32.00u 基准源：由9个PNP组成，A、B、C三种NPN管采用九宫格用1:4:4方式匹配,调用时选择PNP10 图2.5：W=66.80u L=64.90u 倒比管：由4个PMOS管组成，它们共同栅端，漏源段交替排列，每个MOS管的W=1u L=10u 图2.6：W=14.20u L=18.00u 反向器：由1个PNOS管与1个NMOS管组成，WN=1.6u LN=1u WP=3u LP=1u 图2.7：W=19.60u L=6.00u 与非门：由2个PNOS管与2个NMOS管组成，WN=2u LN=1u WP=4u LP=1u 图2.8：W=18.90u L=11.55u 电阻R8：采用39个W=2u L=50u的电阻串联，外加两个同样的电阻作为Dummy 图2.9：W=136u L=53u 电阻R6、R7：均采用2个W=2u L=52u的电阻串联，外加两个同样的电阻作为Dummy 图2.10：W=14.2u L=18.00u 电阻R1、R3、R5：均采用W=2u L=50u的电阻串联，然后按照R1:R3:R5=2：38：15匹配，R1、R3匹配后剩下的部分电阻单独安置在其他地方，且分别在它们边上加上2个同样的电阻作为dummy 图2.11：W=188.8u L=53u R1部分电阻：是1个为W=2u L=45u的电阻，外加两个同样的电阻作为Dummy 图2.12：W=10.60u L=48uR3部分电阻：是1个为W=2u L=50u的电阻，外加两个同样的电阻作为Dummy 图2.13：W=13u L=18u电容：电容的大小是1PF的，我们可以根据自己版图的需要改变其长宽比，保证其面积与大小不变就行 图2.14 W=31.1u L=55.20u 单个元件：（1） 两个W=10u L=1u的NMOS管 图2.15 W=17u L=9u （2） 由2个W=4u L=4u的PMOS管 图2.16：W=13u L=18u （3）1个W=10u L=1u是PMOS管 图2.17： W=16.3u L=10.3u （4）1个W=2u L=6u的PMOS管 图2.18： W=10.3u L=16.3u （5） 由4个W=10u L=1u的PMOS管组成 图2.19：W=19.30u L=17.3u 3、 画好模块后，进行DRC设计规则检查，设计规则是集成电路版图各种几何图形尺寸的规范，DRC是在产生掩模版图形之前，按照设计规则对版图几何图形的宽度、间距以及层与层之间的相对位置等进行检查，以确保设计的版图没有违反预定的设计规则，能在特定的集成电路制造工艺下流片成功，并且具有较高的成品率。 DRC检查流程：1） 先导出GDS文件a. file-export-stream；b. 点击library browser；c. 选择要导出的版图；d. 在RUN dircctory里填入正确的路径；2） 修改验证文件a. 回到drc目录下；b. 打开DPTM2A.comc. 找到PRIMARY和INDISK；d. 把它们改为自己的cell name。3）运行DRC检查a. 打开terminal进入drc目录下；b. 输入大写的PDRACULA回车；c. 输入：/g DPTM2A.com;d. 输入：/f;e. 输入：./。4）查看错误a) 回到版图界面；b) 点击toolsDracula interativec) 点击DRCSETUP；d) 填入正确的DRC路径。4、 将所有模块跑DRC成功后，可以在已建立的cell 0117中将所有绘制的模块调出来，然后按照电路图将各个模块连接起来，连接好之后继续跑DRC，直至没有错误5、 当DRC成功后，就可以导网表文件，然后跑LVS，若出现错误则修改，直至没错误为止 LVS检查流程：1）先导出GDS文件；a. Fileexportstream;b.点击library browser；c.选择要导出的版图；d.在RUN dircctory里填入正确的路径；2)修改验证文件a.回到lvs目录下；b.打开DPTM3A.lvs;c.找到PRIMARY和INDISK；d.把它们改为自己的call name。3)运行LVS检查a.打开terminal进入lvs目录下；b.输入大写的LOGLVS回车；c.输入cir all.cdl;d.输入con all;e. 输入大写的：X；f. 输入大写的：PDRACULA；g. 输入：/g DPTM3A.lvsh. 输入：/f;i. 输入：./。4）显示LVS错误 a. 回到版图界面；b.点击toolsDracula interative;c.点击LVS-SETUP；d.填入正确的LVS路径;e.查看LVS错误报告，点击菜单栏下LVSshow Discrepancy Report.4、 实验数据与结果：* */N* DRACULA (REV. 4.9.09-2008 / LINUX /GENDATE: 2-SEP/2008 ) * ( Copyright 2008, Cadence ) * */N* EXEC TIME = 12:40:35 DATE = 25-DEC-2011 HOSTNAME = IC2 * INDISK PRIMARY CELL : 0117 * LVSNET SUMMARY REPORT * WEFFECT VALUE= 0.0100000 * REDUCE (LAYOUT) SUMMARY REPORT * * STATISTICS BEFORE REDUCE * MOS BJT RES DIODE CAP UND BOX CELL LDD 40 9 100 0 1 0 0 0 0 OPTION TO SMASH SERIES RESISTORS (SAME SUBTYPES) IS - ON OPTION TO SMASH SERIES CAPCITORS IS - OFF OPTION TO SMASH PARALLEL DEVICES IS - ON OPTION TO CONSTRUCT MOS PARALLEL/SERIES STRUCTURES IS - ON OPTION TO SMASH PSEUDO PARALLEL DEVICES IS - ON OPTION TO FORM CMOS GATES IS - ON OPTION TO EXTRACT SUBSTRATE NODES OF GATES IS - OFF OPTION TO FORM DRAMS IS - OFF OPTION TO FORM SRAMS IS - OFF GROUND NODE IS NOT SPECIFIED * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 19 3 6 0 0 1 0 0 0 PUPI SDW PDW SUP PUP AND OR AOI NAND 0 0 0 0 2 0 0 0 0 NOR OAI UND BOX CELL LDD SMID PMID MOSCAP 0 0 0 0 0 0 2 0 0 DRAM SRAM 0 0 * REDUCE (SCHEMATIC) SUMMARY REPORT * * STATISTICS BEFORE REDUCE * MOS BJT RES DIODE CAP UND BOX CELL LDD 29 3 6 0 1 0 0 0 0 GROUND NODE IS NOT SPECIFIED * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 19 3 6 0 0 1 0 0 0 PUPI SDW PDW SUP PUP AND OR AOI NAND 0 0 0 0 2 0 0 0 0 NOR OAI UND BOX CELL LDD SMID PMID MOSCAP 0 0 0 0 0 0 2 0 0 DRAM SRAM 0 0 * LVS REPORT * DATE : 25-DEC-2011 TIME : 12:41:30 PRINTLINE = 1000 WPERCENT(MOS) = 1.000 % LPERCENT(MOS) = 1.000 % BJT EMITTER AREA CHECK: EMAPER= 2.000 % CAPACITOR VALUE CHECK: CVPER= 2.000 % RESISTOR VALUE CHECK: RVPER= 2.000 % DIODE AREA CHECK: DAPER= 2.000 % */W* WARNING: NO GROUND ON LAYOUT SIDE */W* WARNING: THEN THE GROUND NODE MAY BE ASSIGNED DIFFERENT SCHEMATIC NAME. */W* WARNING: NO GROUND ON SCHEMATIC SIDE /*W : SCH. PAD VCC! MATCHED TO LAY. PAD VCC BY PADTYPE1 * * CORRESPONDENCE NODE PAIRS * * SCHEMATICS LAYOUT PAD TYPE VCC! 2 VCC 17 P UVP_EN 3 UVP_EN 10 O *TOTAL = 2* /*W WARNING : LIST OF SCHEMATIC PADS HAVE NO LAYOUT CORRESPONDENCE VSSA! 1 O *TOTAL = 1* /*W WARNING : LIST OF LAYOUT PADS HAVE NO SCHEMATIC CORRESPONDENCE VSSA 4 *TOTAL = 1* NUMBER OF VALID CORRESPONDENCE NODE PAIRS = 11 * * LVS DEVICE MATCH SUMMARY * * NUMBER OF UN-MATCHED SCHEMATICS DEVICES = 0 NUMBER OF UN-MATCHED LAYOUT DEVICES = 0 NUMBER OF MATCHED SCHEMATICS DEVICES = 33 NUMBER OF MATCHED LAYOUT DEVICES = 331 * * DISCREPANCY POINTS LISTING * * NO DISCREPA