毕业设计（论文）-基于FPGA的VGA和HDMI视频拼接系统设计.doc

基于基于FPGAFPGA的的VGAVGA和和HDMIHDMI视频拼接系统设计视频拼接系统设计摘摘要要随着图像显示技术的快速发展，图像用户界面和人机交互界面正朝着智能化、高速化、大屏幕化方向迈进。目前图像显示系统多数是采用早期的专用处理芯片，其运算速度和设计灵活性一般都较低。FPGA的发展为图像存储与显示系统的高速和高集成度提供了新的方法和解决思路，FPGA本身拥有着强大的逻辑资源，并利用片外的配置资源和模块化的设计思路，可实现图像存储与显示系统。论文采用Altera公司推出的CycloneIVFPGA，结合该系列芯片的结构特点，对其功能以及配置方式做了详细的说明，并简要的介绍了系统设计中所涉及的软硬件开发环境和显示原理，重点研究基于FPGA的图像信号剪切、存储和显示，系统采用基于FPGA的高速阵列的信号处理模式，提出了一种基于硬件的图像存储与显示的视频拼接显示方法。该设计以FPGA为数字处理的核心，分为图像处理模块、图像存储模块和图像显示模块，通过处理输入的视频信号，把视频剪切成两部分，分别以VGA和HDMI在两个显示器里分别显示，实现了视频的拼接显示功能。关键字：关键字：FPGAFPGAVGAVGAHDMIHDMI拼接显示拼接显示VGAandHDMIvideosplicingFPGA-baseddisplayABSTRACTAstheimageshowstherapiddevelopmentoftechnologygraphicaluserinterfaceandinteractiveinterfaceismovingintelligenthigh-speedlargescreendirection.Atpresentthemajorityoftheimagedisplaysystemistheuseofdedicatedprocessingchipearlyusuallyitsspeedofoperationanddesignflexibilityarelow.FPGAdevelopmentforhigh-speedandhighlyintegratedimagestorageanddisplaysystemprovidesanewapproachandsolutionideasFPGAitselfhasapowerfullogicresourcesanduseoff-chipresourceallocationandmodulardesignideascanberealizedImagesstorageanddisplaysystem.ThesisAlterahasintroducedCycloneIVFPGAcombinedwiththestructuralcharacteristicsofthechipsandtheirfunctionsaswellasadetailedconfigurationinstructionsandabriefdescriptionofthesysteminvolvedinthedesignofhardwareandsoftwaredevelopmentenvironmentanddisplayprinciplefocusCutimagesignalbasedonFPGAstorageanddisplaythesystemusesthesignalprocessingFPGA-basedhigh-speedmodearraysweproposeahardware-basedimagestorageanddisplayfordisplayingvideosplicing.ThedigitalprocessingdesignedtoFPGAcoredividedintoanimageprocessingmoduleanimagestoragemoduleandanimagedisplaymodulebyprocessingthevideosignalthevideocutintotwopartsrespectivelyinthetwoVGAmonitorsandHDMILanerespectivelydisplaytoachieveavideomosaicdisplayfunction.Keywords:FPGAVGAHDMITiledDisplay目录目录1绪论.12系统总体设计与技术基础.22.1技术概述.22.1.1AlteraFPGA介绍.22.1.2显示原理.32.1.3颜色空间.42.1.4FPGA设计流程简介.53系统硬件设计.63.1FPGA器件选型及外围电路.63.2FLASH电路设计.83.3DDR2电路设计.83.4视频输入电路设计.103.5VGA接口电路设计.113.6HDMI接口电路设计.143.7硬件电路总体框图.154软件部分设计.164.1图像剪切模块.164.2图像存储模块.174.3图像显示模块.184.4软件总体框图.205设计流程及结果.205.1工程编译.205.2下载程序.215.3板级仿真与验证.215.4实验结果.225.5设计总结.22参考文献.24致谢.25附录.26111前言前言随着科学技术的高速发展，显示系统的应用越来越广泛，从日常生活到工业控制再到航空航天等行业都离不开显示系统。而且随着显示要求的提高，单个显示器已经不能满足人们的需求，在一些领域需要对视频进行分割拼接显示，比如大家常见的安防监控。驱动液晶显示器，需要很高的扫描频率以及极短的处理时间，而且还是驱动一定数量的液晶显示器，对处理数据的能力更加苛刻。从国内外显示系统的发展历程来看，主要出现了以下几种技术方案：（1）基于ARM的显示控制系统，它是以ARM微控制器为处理的核心，系统虽然具有体积小、接口丰富和功耗低的优点，但是它的开发周期过长，系统不易于移植和升级，而且如果用于如图像这种数据吞吐量比较大的处理，其运行速度受到限制，这个问题不容忽视。（2）基于DSP的显示控制系统，这种方式采用复杂的可编程逻辑器件和数字信号处理器，具有强大的数字处理能力和较快的运行速率。系统虽能满足大数据量的运算要求，但是成本很高，并且电路设计复杂，不利用二次开发。（3）基于FPGA的显示控制系统，这种方式不仅运算速度快、电路设计简洁，而且成本相对较低，还便于移植和二次开发随着FPGA（Field-Programmablegatearray）现场可编程门阵列不断的发展，其价格也不断的下降，逐渐地显现出FPGA的应用优势。FPGA是一种硬件架构，管脚丰富和灵活，便于进行二次开发。因此目前，嵌入式系统中越来越多的采用了基于FPGA的设计方案。对于图像拼接技术而言，虽然拼接方法众多，但各方法适用条件各异、鲁棒性差别较大，在使用时需要通盘考虑，择优选择，并针对特定应用需求进行相应改进，然而很少有人能够对现有的图像拼接方法进行总结归纳，对各图像拼接方法的适用范围、算法复杂度、配准精度等问题给予明确说明，导致其不能很好的应用于实际项目中。对于视频拼接技术而言：一方面，实时性一直是困扰视频拼接的最大障碍。在现有条件下如何既能保证较好的拼接效果，又能够很好的满足实时性的要求，成为当下研究中重点要解决的问题；另一方面，在移动视频拼接系统应用需求激增的情况下，2缩小硬件体积也是一个关键的问题。22系统总体设计与技术基础系统总体设计与技术基础2.12.1技术概述技术概述2.1.12.1.1AlteraAlteraFPGAFPGA介绍介绍FPGA(FieldProgrammableGateArray)是现场可编程门阵列，逐渐取代了以往的PAL、CPLD等可编程逻辑器件，是目前使用最广泛的逻辑器件。FPGA的大体结构包括三个部分，CLB（可编译逻辑块），IOB（输入输出块）和BRAM（随机储存记忆块）。可配置逻辑模块（CLB）含有RAM-basedLUTs（Look-UpTables），从而实现逻辑和存储单元。CLB可通过编程来实现广泛多样的逻辑功能，同样也可储存数据。FPGA中除了具有用LUT构成的分布随机存储器之外，还有块存储器（BlockSelectRAMMemories）。块存储器是真正的双端存储器（TrueDual-PortRAM），提供了高速的、分布式的、大块的存储资源，在FPGA里块存储器排成几条纵队，块存储器的总量是由器件型号决定的，这些块存储器级联后可以构成更深、更宽的存储器。FPGA是基于查找表技术，查找表本质上就是一个分布式RAM存储器，因此结构等同于有4位地址线的随机存储器，如图所示。图2.1LUT单元结构由图2.1可知，四个输入作为地址进行查表，该地址上的值是由编译软件写好，3该值就是所需要的逻辑值。目前，生产FPGA的厂商有Xilinx、Altera、Lattice等公司，其产品结构均基于查找表结构。本系统在设计时，采用的是Altera公司生产的CycloneIV系列芯片作为系统开发。2.1.22.1.2显示原理显示原理VGA（VideoGraphicsArray），中文是视频图形阵列，使用的是模拟信号传输数据。现在大部分的计算机显示器都带有VGA接口，它是最普遍的一种显示接口，如图所示。图2.2VGA接口HDMI（HighDefinitionMultimedia），中文是高清晰度多媒体接口，使用的是数字信号传输数据。HDMI接口可以提供高达5Gbps的数据传输带宽，保证高质量的视频信号传输。图2.3HDMI接口R、G、B(3基色信号)、HS(行同步信号)、VS(场同步信号)是我们在设计VGA和HDMI需要考虑的5个信号。其中R、G、B信号为数据信号，HS、VS为控制信号。任意4所需要的颜色都可由R、G、B3种基色组合得出。处理好这5个信号的时序就是显示的基础，下面将介绍显示的时序。图2.4各分辨率条件下使用的频率图2.5行扫描时序图图2.6场扫描时序图当分辨率为1024768时，水平方向显示器每行有1344（65MHz48.363kHz）个数据位，当中的1024个数据位用来显示像素，另外的320(1344-1024)个数据位用来输出水平消隐信号和水平同步信号。垂直方向有80（48.363kHz60.004Hz）行，其中5768行用于显示相应的像素，其余38（806-768）行用来输出垂直消隐信号和垂直同步信号。显示器显示完一行图像后，同步行信号，接着进行行消隐，同步信号都采用了低电平有效的同步方式。当所有行都被扫描完后，进行场同步，并将扫描回归到屏幕的左上方，与此同时进行场消隐，并为下一次扫描做准备。2.1.32.1.3颜色空间颜色空间颜色空间是颜色集合的数学表示，最常用的三个颜色模型是RGB、YCbCr、YUV。RGB主要用于计算机图形学中，YCbCr和YUV主要用于视频系统中，在本次设计中用到了RGB和YCbCr。RGB即红、绿、蓝三原色，可以通过它们相互叠加来得到各式各样的颜色，一共可以表示256x256x256=16777216种颜色。YCbCr其中Y是指亮度分量，Cb指蓝色色度分量，而Cr指红色色度分量。主要的子采样格式有YCbCr4:2:0、YCbCr4:2:2和YCbCr4:4:4。RGB和YCbCr两种颜色空间可以相互转换，它们的转换送入如下：Y=0.257R+0.564G+0.098B+16Cb=-0.148R-0.291G+0.439B+128Cr=0.439R-0.368G-0.071B+128R=1.164(Y-16)+1.596(Cr-128)G=1.164(Y-16)-0.392(Cb-128)-0.813(Cr-128)B=1.164(Y-16)+2.017(Cb-128)2.1.42.1.4FPGAFPGA设计流程简介设计流程简介61.设计输入硬件描述语言设计输入在大规模的系统中使用硬件描述语言(HDL)，在较小规模的系统中使用原理图或者使用用户定义原语实现模块功能。目前，在实际开发中应用最广的就是硬件描述语言，即HDL。设计常用硬件描述语言是VerilogHDL和VHDL。与VHDL相比，VerilogHDL就是在C语言的基础上发展起来的一种件描述语言，仿真器Verilog-XL推出后使得VerilogHDL迅速得到推广应用。编写代码对综合结果起着决定性的作用，好的编码风格可以更方便地配合综合工具利用最新的技术得出更好的结果；经过深思熟虑的设计将会有清晰的结构和模块，更容易进行验证，从而有利于缩短设计周期。总的来讲，VHDLVerilog的编码风格是非常重要的。本设计采用IEEEVerilog2001标准作为设计规范，提高了设计的可重用性。2行为级仿真行为级仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证。如果发现错误，则返回设计修改逻辑设计。测试台主要是给被测实体加上输入激励，然后进行编译，再比较其输出是否与期望值一致，并给出一些提示信息，直到仿真正确为止。这部分工作非常重要，因为若行为级仿真做的不到位，会直接影响最终电路的功能，必须要保证通过的前提下，再进行下面的操作。3.综合优化综合工具的作用是将代码综合成为实际的电路。4.设计约束文件FPGA设计中的约束文件可以完成时序约束、管脚约束。5.布局布线后仿真布局布线后仿真主要是将Xilinx布线后所产生的延迟加反标到电路的后面进行仿真，它将所有的延迟信息都计算进去，不仅包括了门延时，还包括了实际布线延时，因此布局布线后仿真最贴近芯片的实际工作情况，反映的的结果最为准确。6.电路下载验证下载验证主要是将布线后产生的结果转换为配置文件之后放入FPGA中。733系统硬件设计系统硬件设计系统硬件电路设计的成功与否，是整个系统能否成功运行起来的前提条件。本章将对系统的硬件设计做详细的介绍。3.13.1FPGAFPGA器件选型及外围电路器件选型及外围电路在本次设计中，采用的FPGA为Altera公司的CycloneIV系列的EP4CE30F23C6N，它具有28848个逻辑单元，可用IO为532个，内嵌存储器为594KB，完全可以胜任此次的工作。FPGA配套的外围电路主要有时钟电路和JTAG调试下载电路。FPGA的系统时钟从外部引入，采用的是50M的有源晶振，电路图如图3.1所示。图3.1时钟发生电路JTAG接口用于下载和调试程序，电路图如3.2所示8图3.2JTAG接口3.23.2FLASHFLASH电路设计电路设计由于FPGA是基于RAM结构的，不具有掉电记忆功能，所以需要FLASH存储程序，在每次上电时重新配置FPGA。本次设计选用的FLASH型号为M25P64，64Mbit的flash，单电源供电2.73.6V，SPI总线通讯，75M时钟（最大），VPP=9V，快速读写电压，页操作时间0.6ms，擦出一个扇区时间0.6s，整块擦除时间：标准23s，快速17s，睡眠模式电流1uA，擦写次数可达100000次，数据可保存20年。图3.3M25P64电路3.33.3DDR2DDR2电路设计电路设计本系统中需要大量的存储器做视频处理数据的缓存，而大容量存储器的控制时序和机制都比较复杂，因此缓存部分的控制和使用是整个系统实现的重点和难点之一。DDR2具有成本低、读写速度快、精密程度高等优点。该设计中采用了MICRON公司的DDR2，型号为MT47H64M16HR，大小为8Megx16x8banks，即1G。图3.4为DDR2的功能框图。9图3.4DDR2功能框图下面对DDR2的引脚进行说明：(1)CKCK#:CKCK#为一对差分反向时钟信号。在DDR2-SDRAM中所有的地址和控制信号都是同步信号都是CK的上升沿和CK#的下降沿出现时才会被采集输入到芯片内部。而读出的数据则是以CK、CK#的交叉沿为基准。(2)BAOBA1:BAO和BA1决定具体哪个bank将被操作。(3)CKE:CKE是决定系统时钟是否有效的信号且高电平为有效电平。当系统一直处于读写过程中时CKE必需一直保持为有效电平状态即高电平有效电平。当CKE为无效电平时系统电路将会进入PowerDown省电模式和SelfRefresh模式。(4)CS#:CS#为片选信号低有效当CS#为无效高电平时系统将视任何指令为无效指令不进行任何操作。(5)A0A13:A0A13是输入信号的地址信号。(6)RAS#CAS#WE#:这三个信号高低电平不同的组合就决定了DDR2-SDRAM选用哪种指令去操作即不同的高低电平组合代表一利喻令。这其中RAS#代表行地址信号CAS#代表列地址信号WE#就是写使能信号。(7)DM:DM(DateMask)该信号在写操作期间用来屏蔽掉不需要的数据高电平有10效。(8)DQSDQS#:DQS、DQS#为差分数据滤波信号。当读数据时DQS、DQS#的信号边沿应该和数据的边沿保持对齐写数据时DQS、DQS#的信号边沿则在数据的中间。(9)DQ:DQ为数据总线。(10)ODT:ODT即片内终结(On-DieTermination)。就是在某一个环节将信号处理掉而不会对后面的模块输入端造成任何影响既不会产生反射信号也不会对后面的信号构成不必要的干扰。DDR2的电路图如图3.5所示图3.5DDR2电路3.43.4视频输入电路设计视频输入电路设计本设计输入的视频是模拟视频信号，由于FPGA处理的是数字信号，所以需要一个ADC进行转换。本设计采用了techwell公司的TW2867该芯片包括四个先进的视频解码器，它通过对模拟信号的采样、量化和编码完成了模数转换，生成的YCbCr信号在监控系统中非常常见。11图3.6TW2867功能框图它不同与其他AD芯片的特征为：结合四个视频模拟抗干扰过滤器和10bitCMOSADCs。能达到所有标准，它有高性能自适应4H梳状过滤器。IF补偿滤波器能够提高颜色解调。颜色瞬态改善（CTI）。可编程的色调，色饱和度，对比度，亮度，清晰度。支持标准ITU-RBT.656格式或随着54108MHz时间多路复用输出。它的电路图如图3.7所示12图3.7TW2867电路图3.53.5VGAVGA接口电路设计接口电路设计由于FPGA输出的是数字信号，所以需要一个DAC芯片把VGA信号转换为数字信号。本次设计采用的是美国AD公司的ADV7123，它具有240MHz的最大采样速度，三路10位DA转换器，它的内部电路及接口如图3.8所示。13图3.8ADV7123内部图要使用ADV7123，它的时序是至关重要的。ADV7123的操作时序图如图3.9所示，可见输出的时候只要给出输出数据的同步时钟即可，待时钟锁定数据后一段时间（t6）输出对应的模拟RGB量。14图3.9ADV7123的操作时序图ADV7123芯片可以和多种高精度的显示系统相兼容，能广泛地应用于各种图片图像处理系统和数字视频系统中。但在设计硬件电路时需要注意几个问题：（1）IOR、IOB、IOG信号分别为红色、蓝色、绿色通道的正电流输出端，在本设计中，只用到24位的色彩值，R、G、B的颜色数分别是8、8、8位，其余的位全部接低电平。（2）COMP信号是对内部的参考运放进行补偿（3）Vref为1.235V的电压参考输出，需要与模拟电源之间连接一个0.1F的电容。（4）为了控制图像信号的满幅度，需要在Rest管脚与GND之间连接一个滑动变阻器，通过调整Rest上的电阻值来对模拟输出做出调整，从而使图像可以以最佳的亮度显示在显示器上，该滑动变阻器的阻值选为510。（5）IOG的电流值分为两种情况：当使用SYNC信号时，IOG=11.44VrefRset(mA)；当不使用SYNC信号时，IOG=7.9896VREFRset(mA)。此外，为使输入电源干净，应该将0.01F的退耦电容连接在ADV7123的电源端和模拟地端。设计时序时，应该注意Pclk是时钟输入端，在时钟的上升沿琐存G0G9、R0R9、B0B9信号、SYNC信号以及BLANK信号。由FPGA提供的Hsync(行)和Vsync(场)同步信号，直接与VGA显示接口连接器相接。3个10位的IOR、IOB、IOG信号在点时钟脉冲Pclk的作用下送入到数据寄存器中，之后送到3个DAC模块中，复合同步信号和复合消隐信号加到IOR、IOB、IOG信号并送到输出端。根据以上分析，设计出VGA接口电路如图3.10所示。15图3.10ADV7123电路图3.63.6HDMIHDMI接口电路设计接口电路设计HDMI传输线包括三个不同的TMDS数据信息通道和一个时钟通道，这些通道用来传输音视频数据及附加信息，而FPGA输出的是24位的RGB信号，所以我们需要一个芯片来完成这种转换。本设计采用SiliconImage公司的Sil9134作为HDMI源接口芯片，该芯片符合HDMI1.3标准的HDMI发送芯片，芯片处理的最高频率达到225MHz，可满足对高清视频格式输入输出系统的要求。Sil9134是SiliconImage公司推出的第三代HDMI接收器。它符合HDMI13规范，可支持最高单色12位深度，用HDMI线即可实现显示1080P60Hz的图像。同时它后向兼容DVI1O，因此它可以直接与DVI源相连接，比如高清数字机顶盒和PC等。高效的色度转换功能将RGB视频数据转化为标清格式或高清格式的Ycbcr格式。Sil9134支持HDCP加密功能，可以接收经过HDCP密钥加密的信息。这些密钥降低了成本，同时对传输的视频信息做了最高级的安全保护。Sil9134使用了最新的TMDS核技术，这种技术通过了所有的HDMI兼容性测试。如图3.11所示，是Sil9134的功能图。16图3.11，Sil9134功能图Sil9134电路图如图3.12所示17图3.12，Sil9134电路图3.73.7硬件电路总体框图硬件电路总体框图44软件部分设计软件部分设计完成了系统的硬件设计，接下来需要在FPGA上实现相应的电路才能完成图像数据的存储与显示。在研究了本设计需求之后，将FPGA中的模块主要分为图像剪切模块、图像存储模块和图像显示模块。本设计运用VerilogHDL语言进行设计。下面将对图像剪切模块、图像存储模块和图像显示模块进行详细的介绍。本次设计开发工具为ALTERA公司的Quartesii12.1。4.14.1图像剪切模块图像剪切模块本次设计输入的视频源为模拟信号，分辨率为1024x768，经过TW2867转换后，输出为16位的YCbCr格式的视频信号，分辨率仍然为1024x768。因为要把视频信号分别显示在VGA和HDMI两台显示器，所以要把视频信号进行分割，分割后的视频分辨率为原来的一半，即512x768VGA显示器显示的是原视频的左半部分，HDMI显示器显示的是原视频的右半边分。下面将解释剪切的代码。FPGA输入TW2867FlashHDMI接口Sil9134VGA接口ADV7123DDR2晶振电路1811:0clipper_top视频剪切参数：top11:0clipper_left视频剪切参数：left11:0clipper_width视频剪切参数：width11:0clipper_height视频剪切参数：heightclipper_top、clipper_left表示剪切的起始点，clipper_width、clipper_height表示剪切的宽度和高度。VGA显示的参数.clipper_left(12d0).clipper_width(12d512).clipper_top(12d0).clipper_height(12d768)HDMI显示的参数.clipper_left(12d512).clipper_width(12d512).clipper_top(12d0).clipper_height(12d768)vin_x_cnt和vin_y_cnt分别为点计数和行计数，然后满足assignclipper_wr_en=(vin_x_cntclipper_left)&(vin_x_cntclipper_top)&(vin_y_cnth_fp-12d1)&(h_cnt=h_fp+h_sync+h_bp)&(h_cnt=v_fp+v_sync+v_bp)&(v_cntv_fp-12d1)&(v_cntv_fp+v_sync)场同步产生assignde_net=h_video&v_video视频有效数据产生assignhs=hs_regassignvs=vs_regassignde=de_reg行计数器，用于处理行相关always(posedgedp_clkornegedgerst_n)beginif(!rst_n)h_cnt=12d0elseif(h_cnt=h_total-12d1)h_cnt=12d0elseh_cnt=h_cnt+12d1end场计数器，用于处理场相关always(posedgedp_clkornegedgerst_n)beginif(!rst_n)v_cnt=12d0elseif(h_cnt=h_total-12d1)if(v_cnt=v_total-12d1)22v_cnt=12d0elsev_cnt=v_cnt+12d1elsev_cnt=v_cntend4.44.4软件总体框图软件总体框图图4.2为代码经过综合之后，生成的原理图，即代码的流程图。图4.2综合后的原理图2355设计流程及结果设计流程及结果5.15.1工程编译工程编译建立工程，在quartesii环境下编译，编译结果如图5.1所示。如图可知，该工程通过了所有步骤。24图5.1工程编译结果从图5.1.1可知FPGA的资源利用情况，其中逻辑单元LE使用了41%，管脚使用了44%，内部存储器使用了32%，由此可以知道该FPGA芯片足以担任本次的设计工作。5.25.2下载程序下载程序工程编译成功之后，接着产生下载文件，下载方式如图5.2所示。图5.2下载程序到FPGA由于FPGA是基于RAM结构的，所以不具有掉电记忆功能，则要把程序存储到25EEPROM里，当FPGA上电启动时，它就从EEPROM里读取程序。5.35.3板级仿真与验证板级仿真与验证程序下载到芯片后，需要运用示波器进行在线调试，由于本设计需要探测的信号较多，且无法用硬件将全部信号引出供示波器连接调试，为此本设计采用Signaltap进行现场调试。Signaltap是基于AlteraFPGA的内嵌的逻辑分析仪。它只需要一个JTAG口就可以访问到FPGA内部和外部的所有信号。它可以探测不容易看到的信号，捕获和显示实时信号，这样不仅避免购买昂贵的“逻辑分析仪”（如示波器），还大大的方便FPGA的现场调试。本次设计的基础是显示时序，从图2.2.3可知，1024x768分辨率的水平同步信号频率为48.3KHz，刷新频率(垂直同步信号频率)为60Hz，图像时钟为65MHz。图像时钟以FPGA时钟倍频到65MHz，图5.3是以FPGA时钟为采样时钟，对水平同步信号和垂直同步信号进行采样。图5.3信号采样已知FPGA时钟50M的一个周期为2个时钟，从上图可知水平同步信号频率的一个周期为2068个时钟，则根据运算可知水平同步信号频率为48.3KHz，同理可得垂直同步信号频率为60Hz，说明此次设计的显示时序符合要求。5.45.4实验结果实验结果图5.4为使用图像信号发生器，产生1024x768的测试信号。26图5.4产生测试图像如图5.5所示，是测试图像经过控制器输出的图像，符合本次设计的要求。图5.5设计结果275.55.5设计总结设计总结经过三个月的毕业论文设计，收获颇丰，感触良多。首先毕业论文的设计要求我们认真研究该课题，了解该课题研究的国内外相关背景，发展前沿及趋势，通过上网和图书馆查找相关资料，不但给我们的方案选择指明了方向，而且拓宽了视野，增长了见识。在提出一系列初步方案之后，要求我们根据客观实际情况作出最优化的选择，通过各环节各方案的仔细比较，我们不但对各元器件的功能性能增加了了解，而且更加熟悉和深刻了该方案的目的和作用要求，整体方案是由各小方案组成的，这又要求我们根据误差要求及前后环节的实际情况进行优化组合。经过查阅资料后，基本掌握了论文的规范书写，而在专业英语翻译部分，为我们以后对外文资料的阅读打下了基础。等等这些都为以后在工作岗位上更好的工作有很大的帮助。总之，本次毕业设计巩固了我们的专业理论知识，拓宽了视野，其中遇到的种种困难，提高了我们解决实际问题的能力。同时我和班上的同学互相帮助，学习，互相体谅，增强了我们的团队合作精神。参考文献参考文献1肖烊卿粼波罗代升.基于FPGA的多模式显示VGA接口研究与设计J.计算机工程与科学200729(5):6365.2董兵朱齐丹.基于FPGA的VGA图像控制器的设计与实现J.应用科技200633(10):4245.3朱奕丹.基于FPGA的图像采集与VGA显示系统J.计算机应用201131(5):12581264.4廖根兴.基于FPGA的LCD测试用信号发生器研制硕士学位论文.长春:东北师范大学2010.5谢磊.基于FPGA的VGA图像控制器的设计与实现J.新乡学院学报(自然科学版)200926(6):5153.6廖永清丁旭昌付建国等.基于FPGA的VGA图像动态显示控制器的设计与28实现J.电视技术201135(17):5254.7吕康.基于FPGA的VGA图形控制器设计J.科技风20117:32.8石著.数字电子技术基础M北京:高等教育出版社，2005.P93-3359戴伏生主编基础电子电路设计与实践M北京:国防工业出版社，2002.P102-10510孙肖子，邓建国主编.电子设计指南M北京:高等教育出版社，2006.P98-120谢谢辞辞历时将近几个月的时间终于将这篇论文写完，在论文的写作过程中遇到了无数的困难和障碍，都在同学和老师的帮助下度过了。首先最应该感谢的是我的同学，由于我的基础比较差，所以总是请教他们，但他们还是耐心的教我。还有我的舍友，在他的帮助之下，我的电路图才能完工。班上的同学还指导我修改论文。如果没有他们的帮助和支持，我将很难完成本次毕业设计。岁月如梭，时间在不经意之间就流逝的七七八八，有时候真想问问时间去哪儿了，短暂的时间生活即将结束，在这四年的生活中我学习到了很多专业知识，受到了很多良师益友的教诲与鼓励，跟重要的是学会了如何独立的去解决某一些问题，如果让问题变的不是问题。在这一次的毕业设计中，我意识到，之前所学的一切都是有用的，他是我们未来29的铺垫，它带给我们解决很多问题的理论知识。这里，我先要感谢我们的学校，是她给予了我这样一个学习的平台，让我在这次辛勤的学过了四年，学习到了人生中一笔最为可贵的财富，为我出去社会打下了坚实的基础，再者，我要感谢那些曾经教过我的老师，使他们让我在学习各种专业知识的同时，也同样让我这迷惘的四年的，慢慢的树立目标，找到自我，明确了未来发展的道路。还有就是要感谢那些在我生活中帮助过我点点滴滴的朋友或是陌生人，你的当时的帮助，是我莫大的动力，是对我莫大的鼓舞，谢谢你们，谢谢大家。之后，也是在这一次毕业设计中，最重要的一个人，我要感谢的是我的指导老师。整个毕业设计的过程，首先是论文题目制定时，他给予了明确题目，给了我前进的目标，让我在完成这个毕业设时有了具体方向。在论文提纲制定时，我本来没有什么方向，但是经过我的老师的帮助，让我在设计的过程中慢慢清晰思路。在完成初稿后，老师认真查看审阅了我的文章，指出了论文及作品中的些许不足，指导我修改等等。在此十分感谢黄老师老师的细心指导，才能让我顺利完成毕业论文。附录附录顶层程序：moduletop(sysclksys_key0i2csclinoutsdavgaoutputvga_out_clkoutputvga_out_hsoutputvga_out_vsoutputvga_out_deoutput7:0vga_out_rgb_b30output7:0vga_out_rgb_goutput7:0vga_out_rgb_rhdmioutputhdmi_out_clkoutputhdmi_out_hsoutputhdmi_out_vsoutputhdmi_out_deoutput7:0hdmi_out_rgb_boutput7:0hdmi_out_rgb_goutput7:0hdmi_out_rgb_rcvbsincvbs_in_clkpcvbs_in_clkn7:0cvbs_in_datacvbsoutoutputcvbs_out_clkoutput7:0cvbs_out_dataoutputcvbs_out_hsoutputcvbs_out_vsoutputcvbs_out_deddroutputwire0:0mem_cs_noutputwire0:0mem_ckeoutputwire12:0mem_addroutputwire2:0mem_baoutputwiremem_ras_noutputwiremem_cas_noutputwiremem_we_ninoutwire0:0mem_clkinoutwire0:0mem_clk_noutputwire3:0mem_dminoutwire31:0mem_dqinoutwire3:0mem_dqsoutput0:0mem_odt)parameterH_ACTIVE=16d1024parameterH_FP=16d2431parameterH_SYNC=16d136parameterH_BP=16d160parameterV_ACTIVE=16d768parameterV_FP=16d3parameterV_SYNC=16d6parameterV_BP=16d29parameterH_TOTAL=H_ACTIVE+H_FP+H_SYNC+H_BPparameterV_TOTAL=V_ACTIVE+V_FP+V_SYNC+V_BPparameterVCH_NUM=5parameterCH0=1parameterCH1=2parameterCH2=3parameterCH3=4parameterCH4=5parameterCH5=6parameterCH6=7parameterCH7=8parameterMEM_DATA_BITS=64wirerst_nwirephy_clkwirech0_rd_burst_reqwire9:0ch0_rd_burst_lenwire23:0ch0_rd_burst_addrwirech0_rd_burst_data_validwire63:0ch0_rd_burst_datawirech0_rd_burst_finishwirech0_wr_burst_reqwire9:0ch0_wr_burst_lenwire23:0ch0_wr_burst_addrwirech0_wr_burst_data_reqwire63:0ch0_wr_burst_datawirech0_wr_burst_finishwirech1_rd_burst_reqwire9:0ch1_rd_burst_lenwire23:0ch1_rd_burst_addrwirech1_rd_burst_data_validwire63:0ch1_rd_burst_datawirech1_rd_burst_finish32wirech1_wr_burst_reqwire9:0ch1_wr_burst_lenwire23:0ch1_wr_burst_addrwirech1_wr_burst_data_reqwire63:0ch1_wr_burst_datawirech1_wr_burst_finishwirech2_rd_burst_reqwire9:0ch2_rd_burst_lenwire23:0ch2_rd_burst_addrwirech2_rd_burst_data_validwire63:0ch2_rd_burst_datawirech2_rd_burst_finishwirech2_wr_burst_reqwire9:0ch2_wr_burst_lenwire23:0ch2_wr_burst_addrwirech2_wr_burst_data_reqwire63:0ch2_wr_burst_datawirech2_wr_burst_finishwirech3_rd_burst_reqwire9:0ch3_rd_burst_lenwire23:0ch3_rd_burst_addrwirech3_rd_burst_data_validwire63:0ch3_rd_burst_datawirech3_rd_burst_finishwirech3_wr_burst_reqwire9:0ch3_wr_burst_lenwire23:0ch3_wr_burst_addrwirech3_wr_burst_data_reqwire63:0ch3_wr_burst_datawirech3_wr_burst_finishwireVCH_NUM-1:0is_palassigncvbs_out_hs=1b1assigncvbs_out_vs=1b1assigncvbs_out_de=1b133wirevga_out_clk_fpgaassignvga_out_clk=vga_out_clk_fpgaassignhdmi_out_clk=vga_out_clk_fpgawirepll_27mresetreset_m0(.clk(clk).rst_n(rst_n)pllpll_m0(.inclk0(clk).c0(vga_out_clk_fpga)video_pllvideo_pll_m0(.inclk0(pll_27m).c0()wirech0_dewirech0_vswire15:0ch0_yc_datawirech0_fwirech1_dewirech1_vswire15:0ch1_yc_datawirech1_fwirech2_dewirech2_vswire15:0ch2_yc_datawirech2_fwirech3_dewirech3_vswire15:0ch3_yc_datawirech3_fwire7:0pat_datawire7:0cvbs_data_ch0wire7:0cvbs_data_ch1wire7:0cvbs_data_ch2wire7:0cvbs_data_ch3demuxdemux_m0(34.clk_108m(cvbs_in_clkp).clk_27m(cvbs_in_clkn).vin_data(cvbs_in_data).vout_data_ch0(cvbs_data_ch0).vout_data_ch1(cvbs_data_ch1).vout_data_ch2(cvb