FPGA——Verilog时序电路实验报告.doc

Verilog设计实验报告唐睿 电子工程 2011301200062武汉大学电工电子实验教学示范中心集成电路设计实验实验报告 :学院：电子信息学院 专业： 电子信息工程 2014 年 5 月 7 日实验名称时序逻辑电路基础指导教师曹华伟姓名唐睿年级2011级学号2011301200062成绩一、预习部分1 实验目的（预期成果）2 实验基本原理（概要）3 主要仪器设备（实验条件，含必要的元器件、工具）1).实验目的1. 掌握时序逻辑电路的实现方法；2. 了解时序电路的仿真与测试；3. 熟悉并理解硬件描述语言；4. 用硬件描述语言实现基本时序电路基础的电路；5. 在DE2-115开发板中验证并测试其时序逻辑电路功能是否实现。2).实验基本原理1. D触发器工作原理：SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效),不论输入端D为何种状态，都会使Q=1，Q非=0，即触发器置1；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=0，Q非=1，触发器置0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。2. 时序逻辑电路(Sequential Logic Circuit)输出不仅取决于当前输入信号，而且取决于电路之前所处的状态。基本的时序电路单元有触发器（D、JK、T 等触发器）、锁存器、计数器等。3. VHDL 中，主要程序分析，时序电路通过process(clk)和if clkevent and clk = 1 then 边沿检测语句实现触发器风格的电路；具有非完分支的if、case 语句形成锁存器电路。例如：process（clk） begin D 触发器if (clkevent and clk = 1) thenq = d; end if;end process;process(g,d) begin 锁存器if g=1 then q 键 8 = PIO49 = 引脚 81CLK = 键 7 = PIO48 = 引脚 80Q = 发光二极管 D8 = PIO39 = 引脚 65（1）D触发器的设计：1） 打开Q u a r tu s I I v 1 0. 0，建立工程，新建Ve r i l og H D L 文件，根据实验功能要求书写D触发器代码。2） 完成软件仿真，仿真成功后，建立波形文件，完成波形仿真，并保存波形图。3） 生产全加器电路原理图，并将其保存。4） 进行引脚绑定，绑定完成后，下载到实验开发板。5） 根据真值表，依次通过拨码开关验证功能是否正常完成实验测试。（2）锁存器的设计：步骤和D触发器的设计类似（3）6 位加法计数计数器的设计：步骤和D触发器的设计类似3.结论：时序逻辑电路的特点：任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关，所以时序电路具有记忆功能。1.D触发器中，SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效),不论输入端D为何种状态，都会使Q=1，Q非=0，即触发器置1；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=0，Q非=1，触发器置0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。2.锁存器是电平敏感的存储器件，它们的行为一般由系统时钟控制。系统时钟连接到选通输入G，当选通输入有效时(高电平或低电平)，锁存器的输出Q 随着输入D 来变化这是D 的组合函数，当选通输入无效时，Q 输出D 前一次的输入值。锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个 I/O 口既能输出也能输入的问题。3.计数器是数字电路中常用的时序电路，它不仅可以计数，还能用于分频、定时等。按照触发器翻拍的次序可分为同步计数器何异步计数器。按照计数的增减可分为加、减和可逆计数器，按照编码方式可分为二进制和二-十进制计数器。4.上述3个时序逻辑电路实验能够很好地体现时序逻辑电路的特点，输出的波形图形象的表明了信号的变化，论证了时序逻辑电路的记忆功能。三、实验效果分析（与预期结果的比较，实验中发现的问题。包括仪器设备等使用效果）1）.预期结果比较仿真的结果与仿真预测一致。将程序下载到DE2-115板中，通过实际电路调试与实验，与预期相比较，可得到理想的D触发器，锁存器，以及计数器的模型，并且模拟出相应的功能。2）.实验中发现问题 1.DE2-115板的应用，须在E盘中找到对应的关键文件，然后将程序正确的调试出来，最后将已成功的程序下载到板子中，才能够很好的显示出结果。2.quartus中仿真时出现no simulation input filea ssignment specify解决办法这个错误的意思是：仿真文件没有被指定，要仿真的话先要建一个仿真文件: file - new - 选择Other file选项卡 - Vector Waveform File 然后把输入输出端口加进去，再设置输入的信号，保存，就可以仿真了。3对于quartus5.0这个软件的操作不太熟悉，导致实验过程中出现太多疑惑，包括很多输入命令可以用界面化的快捷操作。4.引脚必须正确的绑定，并且只有使用自带的时钟设置才能够很好的做出结果，否则自带时钟频率过高，无法观察准确其跳变。 四、源代码（仅记录自己设计的，或者针对实验资料修改的部分）1） D触发器实现的程序如下：module my_dff (q,d,clk);output q;input clk,d;reg q;always ( posedge clk)q= d;endmodule / Verilog HDL2） 锁存器实现的程序如下：module my_latch (q,clk,d);output q;input clk,d;reg q;always (clk or d)if (clk)q = d;endmodule /Verilog HDL3） 6位加法计数器实现的程序如下：module updncount(clk,clr,updn,qa,qb,qc,qd,qe,qf;input clk,clr,updn;output qa,qb,qc,qd,qe,qf;reg 5:0 count_6;assign qa=count_60;assign qb=count_61;assign qc=count_62;assign qd=count_63;assign qe=count_64;assig