汽车尾灯控制电路设计.doc

目录一、设计任务要求 2二、总体框图 2三、选择器件 4四、功能模块 6 1、时钟分频模块 62、控制模块 73、左灯控制器模块 84、右灯控制模块 95 时钟分频模块仿真图 106 控制模块仿真图 107、左控制器模块仿真图 118、右控制模块仿真图 11五、总体设计电路图 121、总体电路的原理图 122、实验连线与硬件验证情况 133总体电路的仿真图 134、总体电路的管脚分配表 13 5 总体电路的管脚分配图 14 2 图1.1 3汽车尾灯控制电路设计 一：设计任务与要求用6个LED灯模拟6个汽车尾灯（左右各3个），用2个开关作为汽车控制信号,分别为：左拐、右拐、前进和刹车。车匀速行驶时，6个汽车尾灯全灭；右拐时，车右边3个尾灯从左至右顺序亮灭；左拐时，车左边3个尾灯从右至左顺序亮灭；刹车时车6个尾灯一起明灭闪烁。设计思路总体框图由程序生成的模块，是完成电路图的必要器件。序程模块 仿真图对做好的设计进行功能仿真。 由vhdl语言编写，分为四个部分：一：主程序，定义了开关的功能和作用即输入的信号。二：左灯控制模块，定义了左灯的亮灭。三：右灯控制模块，定义了右灯的亮灭。时钟分频模块。定义了LED灯的亮灭频率。电路图根据课题要求设计的能实现功能的电路图，由生成的模块和门及必要器件组成。 3二 总体框图 右侧尾灯左侧尾灯当有信号时，其之三个LED顺次亮灭当有信号时，其之三个LED顺次亮灭 显示电路对输入的信号反应，由生成的左右模块构成,当开关输入某种信号时通过其将命令反应到输出部位时钟信号控制LED灯闪烁频率 控制电路输入信号，由两个开关组成分别为左转和右转信号由一个开关实现由一个开关实现右转信号左转信号图2.14三:选择器件根据设计要求,要实现除了四个模块（将在后文详叙）还需要三个input和六个output.六个与门一个与非门。与门的逻辑功能表 表3.1 输入输出A B Y 0 0 001 010 011 1其之逻辑函数式是Y=A+B内部原理和 与门逻辑符号 与门逻辑框图 图3.1 图3.2 图3.3 与非门的逻辑功能表 表3.2 输入输出A B Y 0 0 001 010 011 1 其之逻辑函数式是Y=A+B内部原理和与门逻辑符号 与门逻辑框图 图 图3.4 5 图3.5四 功能模块时钟分频模块 其之逻辑功能为调节LED灯之闪烁频率， VHDL程序语言如下 图4.1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CK ISPORT(Clk:IN STD_LOGIC; cp:OUT STD_LOGIC);END ck;ARCHITECTURE a OF ck ISSIGNAL cnter:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINprocess(clk) begin if clkevent and clk=1then cnter=cnter+1; end if; end process; cplfen=0; rten=0; lrlfen=0; rten=1; lrlfen=1; rten=0; lrlfen=1; rten=1; lr=1;end case;end process;end a; 7左灯控制模块(输入左转信号时通过其将命令反应到输出部位)V HDL程序语言LIBRARY IEEE; 图4.3USE IEEE.STD_LOGIC_1164.ALL;ENTITY leftp ISPORT(leften,clk,lr:in std_logic; led2,led1,led0:out std_logic);END leftp;ARCHITECTURE a OF leftp ISsignal tmp:std_logic_vector(2 downto 0);BEGINprocess(clk,leften,lr)BEGIN if(clkevent and clk=1)then if lr=0then if leften=0then tmp=000;else if(tmp=000)then tmp=001; else tmp=tmp(1 downto 0)&0; end if; end if; else led2=tmp(2); tmp=111; led1=tmp(1); end if; led0=tmp(0); end if; end a; endprocess; 8右转控制模块(输入左转信号时通过其将命令反应到输出部位) LIBRARY IEEE; 图4.4 USE IEEE.STD_LOGIC_1164.ALL;ENTITY rightp ISPORT(righten ,clk,lr:in std_logic;-righten rled2,rled1,rled0:out std_logic);END rightp ;ARCHITECTURE a OF rightp ISsignal tmp:std_logic_vector(2 downto 0);BEGINprocess(clk,righten,lr)BEGIN if(clkevent and clk=1)then if lr=0then if righten=0then tmp=000;else if(tmp=000)then tmp=100; else tmp=0&tmp(2 downto 1); end if; end if; else tmp=111; rled2=tmp(2); end if; rled1=tmp(1); end if; rled0=tmp(0); end process; end a; 9时钟分频模块的仿真图 控制电路模块的仿真图 图4.5 满足设计要求 ,模块正确 图4.6 10左灯控制模块的仿真图 满足设计要求 ,模块正确 图4.7右灯控制模块的仿真图 图4.8 满足设计要求 ,模块正确接实验箱,按照要求街上线路 未输入信号时全灭，按下左开关 左边的三个LED 灯顺次亮灭!按下右开关 右边的三个LED 灯顺次亮灭!两个开关全按下 则所有的LED灯闪烁！所以硬件验证成功！11五 总体设计电路图 图5.1 12电路图的整体工作情况由硬件验证可知 良好。时钟分频模块与左右控制模块的CLK管脚相连，与与非门的下管脚相连控制模块与的两个输入管教接两个 INPUT 输出分别对应接到左灯控制模块 右灯控制模块输入端和与非门的上管脚左灯控制模块的LR管脚接与非门上管脚 输出接三个与门右灯控制模块的LR管脚接与非门上管脚 输出接三个与门六个与门分别接一个OUTPUT（即LED灯）总电路图的仿真图 图5.2 与