计算机组成系统实验备课2010.doc

第3章 计算机组成系统实验的要求、原理及方法3.1 实验的题目和内容3.1.1 实验的题目设计一台嵌入式CISC模型计算机（采用定长CPU周期），并运行能完成一定功能的机器语言程序进行验证，程序功能可从以下两上题目中任选一个：A类（最高成绩为“95”）：输入包含10个整数（8位二进制补码表示）的数组M并存于RAM中，访问RAM中的数组元素，输出最小的负数。B类（最高成绩为“85”）：输入包含10个整数（8位二进制补码表示）的数组M（不采用RAM），输出最小的负数。3.1.2实验完成的内容 1.完成系统的总体设计，画出模型机数据通路框图； 2.设计微程序控制器（CISC模型计算机）的逻辑结构框图； 3.设计机器指令格式和指令系统； 4.设计时序产生器电路； 5.设计所有机器指令的微程序流程图； 6.设计操作控制器单元；在CISC模型计算机中，设计的内容包括微指令格式（建议采用全水平型微指令）、微指令代码表（根据微程序流程图和微指令格式来设计）和微程序控制器硬件电路（包括地址转移逻辑电路、微地址寄存器、微命令寄存器和控制存储器等。具体电路根据微程序控制器的逻辑结构框图、微指令格式和微指令代码来设计）。 7.设计模型机的所有单元电路，并用VHDL语言（也可使用GDF文件-图形描述文件）对模型机中的各个部件进行编程，并使之成为一个统一的整体，即形成顶层电路或顶层文件； 8.由给出的题目和设计的指令系统编写相应的汇编语言源程序； 9.根据设计的指令格式，将汇编语言源程序手工转换成机器语言源程序，并将其设计到模型机中的ROM中去； 10.使用EDA软件进行功能仿真，要保证其结果满足题目的要求；（其中要利用EDA软件提供的波形编辑器，选择合适的输入输出信号及中间信号进行调试。） 11.选用给定的FPGA芯片-EP1K30TQC144，进行器件编程和时序仿真，并将顶层电路或顶层文件下载到专用的EDA实验台-GW48 EDA教学实验系统上后进行操作演示。3.2 实验的基本要求该实验作为一门独立的课程，要求学生掌握CISC模型机的组成和工作原理，学会Altera MAX+plus EDA软件的使用，能用VHDL语言设计一个能完成一定功能的模型计算机，并通过仿真一个程序的执行来验证模型机设计的正确性。3.3 实验的具体步骤（范例）求1到任意一个整数N之间的所有奇数之和并输出显示，和为单字长。说明：N从开关输入，和从数码管输出，然后输出显示停止。3.3.1 完成系统的总体设计操作控制器和时序产生器状态条件寄存器FCFZALUACDRR0R1R2PCARROMIR具有时间标志的操作控制信号输入设备输出设备嵌入式CISC模型机外部时钟复位信号 采用了RAM和单数据总线结构运算器的系统框图*采用三数据总线结构运算器的微处理器系统总体设计及顶层电路图说明：范例中设计时，外部时钟信号上边沿有效。3.3.2 设计控制器的逻辑结构框图 指令寄存器IR操作码微地址寄存器地址译码控制存储器地址转移逻辑状态条件微命令寄存器P字段操作控制字段微命令信号说明： 在T4内形成微指令的微地址，并访问控制存储器，在T2的上边沿到来时，将读出的微指令打入微指令寄存器，即图中的微命令寄存器和微地址寄存器。3.3.3 设计机器指令格式和指令系统 由此可见，本模型机中的指令系统中共有8条基本指令，下表列出了每条指令的格式、汇编符号和指令功能。助记符号指令格式功 能IN1 Rd 1 0 0 0Rd将数据存到Rd寄存器OUT1 Rs1 1 1 1Rs(Rs)LEDADD Rs,Rd1 1 0 0RsRd(Rs)+(Rd)RdCMP Rs,Rd1 0 1 0RsRd(Rs)-(Rd),锁存CY和ZIINC Rd1 1 0 1Rd(Rd)+1RdMOV Rd,data1 0 0 1RddatadataRdJMP addr1 1 1 0addraddrPCJB addr1 0 1 1addr若小于，则addrPC说明：对Rs和Rd的规定：Rs或Rd选定的寄存器0 0R00 1R11 0R2 模型机规定数据的表示采用定点整数补码表示，单字长为8位，其格式如下：76 5 4 3 2 1 0符号位尾数3.3.4 设计时序产生器电路 T1、T2、T3、T4与CLR、Q之间的关系图QCLRT1T2T3T4一个CPU周期 3.3.5 设计微程序流程图微程序控制器的设计过程为：（1）根据指令格式和指令系统设计所有机器指令的微程序流程图，并确定每条微指令的微地址和后继微地址；（2）设计微指令格式和微指令代码表；（3）设计地址转移逻辑电路；（4）设计微程序控制器中的其它逻辑单元电路，包括微地址寄存器、微命令寄存器和控制存储器；（5）设计微程序控制器的顶层电路（由多个模块组成）。ACDRRdPCARPC+1AC+1BUSBUSRdAC-DR锁存FC和FZSWBUSBUSRdPCARPC+1PCARPC+1PCARPC+1ROMBUSBUSRdRsBUSBUSACRdBUSBUSDRROMBUSBUSPCRdBUSBUSACROMBUSBUSPCRsLEDRsBUSBUSACRdBUSBUSDRRD MBUSIRP(1)P(2)00020808090A0BOC0D0E0F03040506072020301213FZ=0且FC=1FZ=1或FC=0IN1MOVCMPJBADDINCJMPOUT1000000000000000000图3-2 CISC模型机中所有机器指令的微程序流程图3.3.6 设计操作控制器单元（即微程序控制器） （1）设计微指令格式和微指令代码表CISC模型机系统使用的微指令采用全水平型微指令，字长为25位，其中微命令字段为17位，P字段为2位，后继微地址为6位，其格式如下： 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0LOAD LDPC LDAR LDIR LDRi RD_B RS_B S1 S0 ALU_B LDAC LDDR WR CS SW_B LED_B LDFR P1 P2 后继微地址微指令格式中各信号的含义由微指令格式和微程序流程图编写的微指令代码表如下所示，在微指令的代码表中微命令字段从左边到右代表的微命令信号依次为：LOAD、LDPC、LDAR、LDIR、LDRi、RD_B、RS_B、S1、S0、ALU_B、LDAC、LDDR、WR、CS、SW_B、LED_B、LDFR。微地址微命令字段P1P2后继微地址0000001110011001001111000000010000010100101100100101101000100000001110001110010010110000000000001001000001001011111000000101000101100001101100111110000000000011010000010010111110000001110001111000111000001111000000000001000100011100100110100000000000100111100110010011110000000110010101000010001101111000000100001011111001100100111100110000000110010000100011011110000001100011011000001001101111000010010001110111001100100111100001001100111110000100010001100000000000100101000111100001111000000000010011010001100100101100000000010000001000110010010110000000001100001000011001001111000000000 参照P47设计的控制存储器单元，其微地址及对应的内容便是上面给出的微指令代码。（2）设计地址转移逻辑电路地址转移逻辑电路是根据微程序流程图3-2中的棱形框部分及多个分支微地址，利用微地址寄存器的异步置“1”端，实现微地址的多路转移。由于微地址寄存器中的触发器异步置“1”端低电平有效，与A4A0对应的异步置“1”控制信号SE5SE1的逻辑表达式为：（A5的异步置“1”端SE6实际未使用）SE5=(FC+FZ)P(2)T4SE4=I7P(1)T4SE3=I6P(1)T4SE2=I5P(1)T4SE1=I4P(1)T4说明：上述逻辑表达式的含义地址转移逻辑电路中异步置“1”信号SE5SE1表达式的确定与P字段测试时转移微地址的确定密切相关；微程序控制器（地址转移逻辑电路、控制存储器、微指令寄存器）的设计详见P44-50。（3）设计微程序控制器中的其它逻辑单元电路，包括微地址寄存器、微命令寄存器和控制存储器；（4）设计微程序控制器的顶层电路（由多个模块组成）。3.3.7 设计单元电路 设计模型机中的所有单元电路，并用VHDL语言（也可使用GDF文件-图形描述文件）对模型机中的各个部件进行编程，并使之成为一个统一的整体，即形成顶层电路或顶层文件。具体设计方法详见第4章。 说明： 每个单元电路的设计思路见第4章，设计输入操作过程见第5章； 范例对应的顶层电路图。3.3.8 编写汇编语言源程序 由给出的题目（范例）和设计的指令系统编写相应的汇编语言源程序。算法思想为：采用R0寄存器存放从开关输入的任意一个整数，R1存放准备参加累加运算的奇数，R2存放累加和，用一个循环程序实现如下：IN1 R0 功能：从开关输入任意一个整数nR0MOV R1,1 将立即数1R1(R1用于存放参与运算的奇数)MOV R2,0 将立即数0R2(R2用于存放累加和)L1: CMP R0,R1 将R0的整数n与R1的奇数进行比较，锁存CY/FC和ZI/FZJB L2 小于,则转到L2处执行ADD R1,R2 否则,累加求和;并将R1的内容加2,形成下一个奇数INC R1 INC R1 JMP L1 跳转到L1处继续执行L2: OUT1 R2 输出累加和JMP L2 循环显示3.3.9 机器语言源程序根据设计的指令格式，将汇编语言源程序手工转换成机器语言源程序，并将其设计到模型机中的ROM中去。与3.3.8中汇编语言源程序对应的机器语言源程序如下：助记符 地址（十六进制） 机器代码 功能IN1 RO 00 10000000 (SW) R0MOV R1,1 01 10010001 1R102 00000001 MOV R2,0 03 10010010 0R204 00000000L1: CMP R0,R1 05 10100001 (R0)-(R1) JB L2 06 10110000 L2PC07 00001101ADD R1,R2 08 11000110 (R1)+(R2)R2 INC R1 09 11010001 (R1)+1R1 INC R1 0A 11010001 (R1)+1R1JMP L1 0B 11100000 L1PC0C 00000101L2: OUT1 R2 0D 11111000 (R2)LED JMP L2 OE 11100000 L2PC 0F 00001101 参照P31设计的主存储器单元，其地址及对应的内容便是上面给出的机器语言源程序。3.3.10 编译和功能仿真 在完成3.3.1至3.3.9的所有设计后，使用EDA软件对模型计算机（顶层电路或顶层文件）进行编译，编译通过后再进行功能仿真，其中要利用EDA软件提供的波形编辑器，选择合适的输入输出信号及中间信号进行调试，要保证仿真的结果满足题目的要求。若编译的过程中出现错误或仿真的结果不正确，要分析错误的原因，找出问题所在，这可能会修改到3.3.1至3.3.9中的任何一个或多个设计步骤。说明： 范例功能仿真波形分析方法3.3.11 编程下载功能仿真通过后，接下来要选用给定的FPGA芯片-EP1K30TQC144，进行器件编程和时序仿真，并将顶层电路或顶层文件下载到专用的EDA实验台-GW48 EDA教学实验系统上后进行操作演示。3.4 考核方式1.动手能力占60%；动手能力的考核主要包括：设计题目的难易程度、设计进度的快慢、实验设备的完好率、设计的最后结果（在实验台上能正确运行机器语言源程序），以及回答问题（或答辩）的正确性等。答辩内容： 在微程序流程图中，能指出任何一个CPU周期内完成的操作及所需的控制信号，并能说出设计时这些控制信号是高电平有效，还是低电平有效；调试与仿真；指令的微程序流程图；其它理论知识。2.实验报告占30%；实验报告的考核主要包括：设计题目的难易程度、设计原理的正确性、报告书写是否认真、是否有抄袭现象等。 实验报告的内容包括： （1）实验的题目（设计一台嵌入式CISC模型机，程序题目）； （2）CISC模型机数据通路框图； （3）操作控制器的逻辑框图； （4）模型机的指令系统和所有指令的指令格式； （5）所有机器指令的微程序流程图； （6）嵌入式CISC模型计算机的顶层电路图； （7）汇编语言源程序； （8）机器语言源程序； （9）机器语言源程序的功能仿真波形图及结果分析； （10）故障现象和故障分析； （11）心得体会；（12）软件清单，含各个部件的VHDL源程序（.vhd）或图形描述文件（.gdf）。3.平时表现占10%。平时表现的考核主要包括：考勤、学习态度等。VHDL程序结构及含义P20【程序1】-组合逻辑电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU IS PORT( A: IN STD_LOGIC_VECTOR(7 DOWNTO 0); B: IN STD_LOGIC_VECTOR(7 DOWNTO 0); S1,S0: IN STD_LOGIC; BCDOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ; CY,ZI: OUT STD_LOGIC ); END ALU; ARCHITECTURE A OF ALU IS SIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN PROCESS(S1,S0) BEGIN IF(S1=0 AND S0=0) THEN -执行加法运算 AA=0&A; BB=0&B; TEMP=AA+BB; BCDOUT=TEMP(7 DOWNTO 0); CY=TEMP(8); IF (TEMP=100000000 OR TEMP=000000000) THEN ZI=1; ELSE ZI=0; END IF; ELSIF(S1=0 AND S0=1) THEN -执行比较或减法运算 BCDOUT=A-B; IF(AB) THEN CY=1; ZI=0; ELSIF(A=B) THEN CY=0; ZI=1; ELSE CY=0; ZI=0; END IF; ELSIF(S1=1 AND S0=0) THEN -执行加1运算 AA=0&A; TEMP=AA+1; BCDOUT=TEMP(7 DOWNTO 0);