模十状态机与7段译码器显示.docx

数字系统设计实验报告 模十状态机与7段译码器显示班 级： 学 号： 姓 名： 实验二 模十状态机与7段译码器显示一、实验目的：通过设计频率可选的模十状态机以及7段译码电路以进一步掌握VHDL硬件描述语言。二、实验流程：本设计有分频器、多路选择器、状态机和译码器。1.时钟输入作为分频器的输入，输出时钟分别为2分频、4分频、8分频和16分频；2.四个频率的时钟信号由4选1的多路选择器选择其中之一作为状态机的时钟输入；3.使用选中的时钟频率作为输入驱动状态机按照以下的次序输出：0-2-5-6-1-9-4-8-7-3-0的顺序输出；4.使用此输出作为驱动输入到7段译码器的显示逻辑。三、实验原理1.分频器模块设计：可选用计数器模块实现，如下所示:if( rst = 0 ) then count =”0000”elsif( clkevent and clk = 1) thencount = count+1;end if;clk2 = count(0);clk4 = count(1);clk8 = count(2);clk16 clk clk clk clk null; end case;3.状态机模块的实现：选用case语句实现：process(clk1,rst,load) beginif(rst=0)thencounts=0000;elsif(load=1)thencountscountscountscountscountscountscountscountscountscountscountscounts=0000;end case;end if;q_tempsegsegsegsegsegsegsegsegsegsegseg=0001000;end case;end process;四、仿真结果及分析：1.资源使用情况结果分析：占用资源较少。2.置数、分频的仿真结果clk为系统时钟，load为置位信号（高有效）rst为复位（清零）信号（低有效），sel为频率选择信号，countss为置位信号、seg为七段译码器输出，counts为状态信号输出。五、实验心得：本实验是将状态机与数码管相结合，构成了模十状态机与7段译码器显示系统。在代码的编写过程中，我由简到繁，分模块编写。虽然题目难度并不算大，但是在代码的编写过程中仍然遇到了许多问题，通过不断的调试和仿真，将问题逐一解决。此次实验加深了我对VHDL的理解，使我受益匪浅附：程序library IEEE;use IEEE.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity mod10 isport(clk,rst,load:in std_logic;sel:in std_logic_vector(1 downto 0);countss:in std_logic_vector(3 downto 0);seg:out std_logic_vector(6 downto 0);end mod10;architecture beha of mod10 issignal clk1,clk2,clk4,clk8,clk16:std_logic;signal count,q_temp:std_logic_vector(3 downto 0);signal counts:std_logic_vector(3 downto 0):=0000;beginprocess(clk,rst)beginif( rst = 0) then count =0000;elsif( clkevent and clk =0) thencount = count+1;end if;clk2 = count(0);clk4 = count(1);clk8 = count(2);clk16 clk1 clk1 clk1 clk1 null; end case;end process;process(clk1,rst,load)beginif(rst=0)thencounts=0000;elsif(load=1)thencountscountscountscountscountscountscountscountscountscountscountscounts=0000;end