数字电子技术第2章.pdf

2 1 2 1 概概 述述 一 组合电路的特点一 组合电路的特点 nn tIFtY 1 逻辑功能特点逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入状态 而与原来的状态无关 电路在任何时刻的输出状态只取决于该时刻的输入状态 而与原来的状态无关 2 电路结构特点电路结构特点 1 输出 输入之间没有反馈延迟电路输出 输入之间没有反馈延迟电路 2 不包含记忆性元件不包含记忆性元件 触发器触发器 仅由门电路构成 仅由门电路构成 I0 I1 In 1 Y0 Y1 Ym 1 组合逻辑组合逻辑 电路电路 二 组合电路逻辑功能表示方法二 组合电路逻辑功能表示方法 真值表 卡诺图 逻辑表达式 时间图真值表 卡诺图 逻辑表达式 时间图 波形图波形图 三 组合电路分类三 组合电路分类 1 按逻辑功能不同 按逻辑功能不同 加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器和分配器数据选择器和分配器 只读存储器只读存储器 2 按开关元件不同 按开关元件不同 CMOS TTL 3 按集成度不同 按集成度不同 SSI MSI LSI VLSI 2 2 组合电路的分析方法和设计方法组合电路的分析方法和设计方法 2 2 1 组合电路的基本分析方法组合电路的基本分析方法 一 分析步骤一 分析步骤 分析目的 分析目的 1 确定输入变量不同取值时功能是否满足要求 确定输入变量不同取值时功能是否满足要求 2 变换电路的结构形式 变换电路的结构形式 3 得到输出函数的标准与或表达式 以便用 得到输出函数的标准与或表达式 以便用 MSI LSI 实现 实现 4 得到其功能的逻辑描述 以便用于包括该电路的系统分析 得到其功能的逻辑描述 以便用于包括该电路的系统分析 逻辑图逻辑图 逻辑表达式逻辑表达式 化简化简 真值表真值表 说明功能说明功能 二 二 分析举例分析举例 例例 分析图中所示电路的逻辑功能分析图中所示电路的逻辑功能 CABCBABCAABCY CBAABC CBAABC 表达式表达式 真值表真值表 A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 A B C Y 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 0 0 0 0 0 功能 功能 判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路 符合电路符合电路 Y A B C 2 状态赋值状态赋值 用用 0 和和 1 表示信号的不同状态表示信号的不同状态 3 根据功能要求列出真值表根据功能要求列出真值表 4 化简或变换 化简或变换 根据所用元器件根据所用元器件 分立元件分立元件 或或 集成芯片集成芯片 的情况将函数式进行化简或变换 的情况将函数式进行化简或变换 二 二 设计举例设计举例 例例 2 2 2 设计一个表决电路 要求输出信号的电平与三设计一个表决电路 要求输出信号的电平与三 个输入信号中的多数电平一致 个输入信号中的多数电平一致 解解 1 逻辑抽象逻辑抽象 1 设定变量 输入 设定变量 输入 A B C 输出输出 Y 2 状态赋值 状态赋值 A B C 0 表示表示 输入信号为低电平输入信号为低电平 A B C 1 表示表示 输入信号为高电平输入信号为高电平 Y 0 表示表示 输入信号中多数为低电平输入信号中多数为低电平 Y 1 表示表示 输入信号中多数为高电平输入信号中多数为高电平 A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 2 列真值表列真值表 ABCCABCBABCAY 最简与或式最简与或式 最简与非最简与非 与非式与非式 ABACBCY ABACBC CABCBABC ABACBC 3 写输出表达式并化简写输出表达式并化简 4 画逻辑图画逻辑图 用与门和或门实现用与门和或门实现 ABACBCY 用与非门实现用与非门实现 ABACBCY A B Y C AB BC 1 AC 例例 设计一个监视交通信号灯工作状态的逻辑电路 正常设计一个监视交通信号灯工作状态的逻辑电路 正常 情况下 红 黄 绿灯只有一个亮 否则视为故障状态 发出情况下 红 黄 绿灯只有一个亮 否则视为故障状态 发出 报警信号 提醒有关人员修理 报警信号 提醒有关人员修理 解解 1 逻辑抽象逻辑抽象 输入变量 输入变量 1 亮亮 0 灭灭 R 红红 Y 黄黄 G 绿绿 列真值表列真值表 R Y G Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 输出变量 输出变量 Z 有无故障有无故障 1 有有 0 无无 YGRGRYGYRZ 3 画逻辑图画逻辑图 1 1 1 1 R G Y Z R YG 0 1 00 01 11 10 1 1 1 1 1 2 卡诺图化简卡诺图化简 2 3 2 3 加法器和数值比较器加法器和数值比较器 2 3 1 加法器加法器 一 半加器和全加器一 半加器和全加器 1 半加器 半加器 两个两个 1 位二进制数相加不考虑低位进位 位二进制数相加不考虑低位进位 ii BA ii CS 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 iiiiiii SABABAB iii BAC 真值表真值表 函数表达式函数表达式 Ai Bi Si 和和 Ci 进位进位 逻辑图逻辑图 半加器半加器 Si Ai Bi 1 Ci CO Si Ai Bi Ci iiiii BABAS iii BAC 函数式函数式 SAB 2 全加器全加器 两个两个 1 位二进制数相加 考虑低位进位 位二进制数相加 考虑低位进位 Ai Bi Ci 1 低位进位低位进位 Si 和和 Ci 向高位进位向高位进位 1 0 1 1 A 1 1 1 0 B 低位进位低位进位 1 0 0 1 0 1 1 1 1 真值表真值表 1 1 1 1 iiiiiiiiiiiii CBACBACBACBAS 1111 iiiiiiiiiiiii CBACBACBACBAC 标准与或式标准与或式 A B Ci 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci A B Ci 1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 S 高位进位高位进位 0 卡诺图卡诺图 全加器全加器 最简与或式最简与或式 A BC 0 1 00 01 11 10 1 1 1 1 Si A BC 0 1 00 01 11 10 1 1 1 1 Ci 1 1 1 1 iiiiiiiiiiiii CBACBACBACBAS 11 iiiiiii CBCABAC 圈圈 1 圈圈 0 1111 iiiiiiiiiiiii CBACBACBACBAS 11 iiiiiii CBCABAC 逻辑图逻辑图 a 用与门 或门和非门实现用与门 或门和非门实现 符号符号 CO CI Si Ai Bi Ci 1 Ci 1 1 1 1 Ai Si Ci Bi Ci 1 1 b 用与或非门和非门实现用与或非门和非门实现 1111 iiiiiiiiiiiii CBACBACBACBAS 11 iiiiiii CBCABAC 1 1 1 1 1 Ci Si Ai Bi Ci 1 3 集成全加器集成全加器 TTL 74LS183 CMOS C661 双全加器双全加器 1 2 3 4 5 6 7 14 13 12 11 10 9 8 C661 VDD 2Ai 2Bi 2Ci 1 1Ci 1Si 2Si 1Ci 1 2Ci 1Ai 1Bi VSS 74LS183 VCC 2Ai 2Bi 2Ci 1 2Ci 2Si VCC 2A 2B 2CIn 2COn 1 2F 1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci 1 1Si 地地 1Ci 1COn 1 二 加法器二 加法器 1 4 位串行进位加法器位串行进位加法器 实现多位二进制数相加的电路实现多位二进制数相加的电路 特点 特点 电路简单 连接方便 电路简单 连接方便 速度低 速度低 01230123 BBBBBAAAAA C0 S0 B0 A0 C0 1 CO S S CI C1 S1 B1 A1 CO S S CI C2 S2 B2 A2 CO S S CI C3 S3 B3 A3 CO S S CI 2 超前进位加法器超前进位加法器 作加法运算时 总进位信号由输入二进制数直接产生 作加法运算时 总进位信号由输入二进制数直接产生 1000000 CBABAC 011111 CBABAC 1000001111 CBABABABA 优点 速度快优点 速度快 缺点 电路比较复杂缺点 电路比较复杂 1 iiiiii CBABAC 1000000 CBABAC 10000011111 CBABABABAC 超前进位电路超前进位电路 S3 S2 S1 S0 A3 B3 A2 B2 A1 B1 A0 B0 C0 1 CI CI CI CI C0 C1 C2 集成芯片集成芯片 CMOS CC4008 TTL 74283 74LS283 C3 2 3 2 数值比较器数值比较器 一 一 1 位数值比较器位数值比较器 真值表真值表 函数式函数式 0 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 0 0 1 0 Ai Bi Li Gi Mi Li A B Gi A B Mi A B L 1 A B M 1 A 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 B B3B2B1B0 L G M 4 4位数值比较器位数值比较器 A3 B3 A2 B2 A1 B1 A0 B0 A A3A2A1A0 比比 较较 输输 入入 级级 联联 输输 入入 输输 出出 A3B3 A2B2 A1B1 A0B0 AB FA B 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 4 位集成数值比较器的真值表位集成数值比较器的真值表 级联输入 供扩展使用 一般接低位芯片的比较输出 即接低位芯片的级联输入 供扩展使用 一般接低位芯片的比较输出 即接低位芯片的 FA B 1 1 1 1 1 1 1 1 1 1 1 1 M L G A2 A1 B3 A3 B2 B1 B0 1 A0 G A3 B3 A2 B2 A1 B1 A0 B0 4 位数值比较器位数值比较器 M A3B3 A3 B3 A2B2 A3 B3 A2 B2 A1 B1 A3 B3 A2 B2 A1 B1 A0B0 L M G 1 位数值比较器位数值比较器 3 M 3 G 2 M 2 G 1 M 1 G 0 M 0 G Ai Mi Bi Ai Bi AiBi Li Gi AiBi 1 1 级级 联联 输输 入入 集成数值比较器集成数值比较器 74LS85 TTL 扩展 扩展 两片两片 4 位数值比较器位数值比较器 8 位数值比较器位数值比较器 74LS85 AB 74LS85 AB 1 低位比较结果低位比较结果 高位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 比较输出比较输出 VCC A3 B2 A2 A1 B1 A0 B0 B3 AB FA B FA B FA B 只是为了电路对称 不起判断作用只是为了电路对称 不起判断作用 B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 AB B3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成数值比较器集成数值比较器 CC15485 CMOS 扩展 扩展 两片两片4 位位 8 位位 1 低位比较结果低位比较结果 高位比较结果高位比较结果 1 VDDA3 B3 FA B FABA BA BA1VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 CC14585 C663 2 4 1 编码器编码器 编码 编码 用文字 符号或者数字表用文字 符号或者数字表 示特定对象的过程 用二示特定对象的过程 用二 进制代码表示不同事物 进制代码表示不同事物 二进制编码器二进制编码器 二二 十进制编码器十进制编码器 分类 分类 普通编码器普通编码器 优先编码器优先编码器 2n n 10 4 或或 Y1 I1 编编 码码 器器 Y2 Ym I2 In 代代 码码 输输 出出 信信 息息 输输 入入 编编 码码 器器 框框 图图 2 4 编码器和译码器编码器和译码器 一 二进制编码器一 二进制编码器 用用 n 位二进制代码对位二进制代码对 N 2n 个信号进行编码的电路个信号进行编码的电路 1 3 位二进制编码器位二进制编码器 8 线线 3 线线 编码表编码表 函函 数数 式式 Y2 I4 I5 I6 I7 Y1 I2 I3 I6 I7 Y0 I1 I3 I5 I7 输输 入入 输输 出出 I0 I7 是一组互相排斥的输入变量 是一组互相排斥的输入变量 任何时刻只能有一个端输入有效信号 任何时刻只能有一个端输入有效信号 输输 入入 输输 出出 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 3 位位 二进制二进制 编码器编码器 I0 I1 I6 I7 Y2 Y1 Y0 I2 I4 I5 I3 函数式函数式 逻辑图逻辑图 用用或门或门实现实现 用用与非门与非门实现实现 76542 IIIIY 76321 IIIIY 75310 IIIIY 7654 IIII 7632 IIII 7531 IIII Y2 Y1 Y0 1 1 1 I7 I6 I5 I4 I3I2 I1I0 Y2 Y1 Y0 4567 IIII 23I I 01I I 优先编码 优先编码 允许几个信号同时输入 但只对优先级别最高允许几个信号同时输入 但只对优先级别最高 的进行编码 优先顺序 的进行编码 优先顺序 I7 I0 编码表编码表 输输 入入 输输 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 2 3 位二进制优先编码器位二进制优先编码器 07765765437654321 YII I II I I I II I I I I I I 27767657654 YII II I II I I I 177676543765432 YII II I I I II I I I I I 函数式函数式 07656436421 YII II I II I I I 176543542 YIII I II I I 45672 IIIIY 逻逻 辑辑 图图 输入输入 输出输出 为反为反 变量变量 Y2 Y1 Y0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0 I 1 1 1 2 Y 1 Y0 Y I7 I6 I5 I4 I3 I2 I1 I0 用用 4 位二进制代码对位二进制代码对 0 9 十个信号进行编码的电路十个信号进行编码的电路 1 8421 BCD 编码器编码器 2 8421 BCD 优先编码器优先编码器 3 集成集成 10线线 4线优先编码器线优先编码器 74147 74LS147 三 几种常用编码三 几种常用编码 1 二二 十进制编码十进制编码 8421 码码 余余 3 码码 2421 码码 5211 码码 余余 3 循环码循环码 右移循环码右移循环码 循环码 反射码或格雷码 循环码 反射码或格雷码 ISO码码 ANSCII ASCII 码 码 2 其他其他 二二 十进制十进制 编码器编码器 I0 I2 I4 I6 I8 I1 I3 I5 I7 I9 Y0 Y1 Y2 Y3 二 二二 二 十进制编码器十进制编码器 0 十进十进 制数制数 1 2 3 4 5 6 7 8 9 8421 码码 余余 3 码码 2421 A 码码 5211 码码 余余3循环码循环码 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 1 0 0 1 1 0 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 权权 8 4 2 1 2 4 2 1 5 2 1 1 几种常见的几种常见的 BCD 代码代码 2 5 译码器译码器 编码的逆过程 将二进制代码翻译为原来的含义编码的逆过程 将二进制代码翻译为原来的含义 一 二进制译码器一 二进制译码器 输入输入 n 位二进位二进 制代码制代码 如 如 2 线线 4 线译码器线译码器 3 线线 8 线译码器线译码器 4 线线 16 线译码器线译码器 A0 Y0 A1 An 1 Y1 Ym 1 二进制二进制 译码器译码器 输出输出 m 个个 信号信号 m 2n 1 3位二进制译码器位二进制译码器 3 线线 8 线线 真值表真值表 函数式函数式 0127 AAAY 0120 AAAY 0121 AAAY 0122 AAAY 0123 AAAY 0124 AAAY 0125 AAAY 0126 AAAY A0 Y0 A1 A2 Y1 Y7 3 3 位位 二进制二进制 译码器译码器 012 AAA 01234567 YYYYYYYY 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3 线线 8 线译码器逻辑图线译码器逻辑图 0 0 0 输出低电平有效输出低电平有效 工作原理 工作原理 1 1 1 1 1 1 0 1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A2 A1 A1 A0 A0 1 1 1 1 1 1 A2 A1 A0 0 0 1 1 1 1 1 0 1 1 1 0 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 2 集成集成 3 线线 8 线译码器线译码器 74LS138 引脚排列图引脚排列图 功能示意图功能示意图 321 SSS 输入选通控制端输入选通控制端 1S 0 321 SS或或 芯片芯片禁止禁止工作工作 0 1 321 SSS且且 芯片芯片正常正常工作工作 VCC 地地 1 3 2 4 5 6 7 8 16 15 14 13 12 11 10 9 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3 二进制译码器的级联二进制译码器的级联 两片两片3 线线 8 线线 4 线线 16 线线 Y0 Y7 Y8 Y15 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位 Y7 A0 A1 A2 A3 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位 Y7 1 0 工作工作 禁止禁止 有输出有输出 无输出无输出 1 禁止禁止 工作工作 无输出无输出 有输出有输出 0 7 8 15 三片三片 3 线线 8 线线 5 线线 24 线线 34 A A 1 2 3 输输 出出 工工 禁禁 禁禁 70 YY 禁禁 工工 禁禁 158 YY 禁禁 禁禁 工工 2316 YY 0 0 0 1 1 0 1 1 禁禁 禁禁 禁禁 全为全为 1 74LS138 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y0 Y7 Y7 74LS138 3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16 Y7 Y23 74LS138 2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y8 Y7 Y15 A0 A1 A2 A3 A4 1 4 二进制译码器的主要特点二进制译码器的主要特点 功能特点功能特点 输出端提供全部最小项输出端提供全部最小项 电路特点电路特点 与门与门 原变量输出原变量输出 与非门与非门 反变量输出反变量输出 二 二二 二 十进制译码器十进制译码器 将将 BCD 码翻译成对应的十个输出信号码翻译成对应的十个输出信号 集成集成 4 线线 10 线译码器 线译码器 7442 74LS42 半导体显示半导体显示 LED 液晶显示液晶显示 LCD 共阳极共阳极 每字段是一只每字段是一只 发光二极管发光二极管 三 显示译码器三 显示译码器 数码显示器数码显示器 a e b c f g d a b c d e f g R 5 V Ya A3 A2 A1 A0 VCC VCC 显示显示 译码器译码器 共阳共阳 Yb Yc Yd Ye Yf Yg 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 低电平低电平驱动驱动 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 显示译码器的功能显示译码器的功能 显示显示 译码器译码器 A0 A1 A2 A3 Ya Yb Yc Yd Ye Yf Yg a e b c f g d A3A2A1A0 Ya Yb Yc Yd Ye Yf Yg 形形 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 A3A2 A1A0 00 01 11 10 00 01 11 10 Ya 0 1 0 0 1 0 0 0 0 0 02 0213 AAAAAAYa 020213 AAAAAAYa 译码器的设计译码器的设计 共阴极共阴极 a b c d e f g R 5 V Ya A3 A2 A1 A0 VCC 显示显示 译码器译码器 共阴共阴 Yb Yc Yd Ye Yf Yg 高电平高电平驱动驱动 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 a e b c f g d 驱动共阴极数码管的电路驱动共阴极数码管的电路 输出输出高电平高电平有效有效 Ya Yb Yc Yd Ye Yf Yg A3 A2 A1 A0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 驱动共阳极数码管的电路驱动共阳极数码管的电路 A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf Yg 输出输出低电平低电平有效有效 1 1 1 1 1 数数 据据 传传 输输 方方 式式 0 1 1 0 发送发送 0 1 1 0 并行传送并行传送 0 1 1 0 串行传送串行传送 并并 串转换 数据选择器串转换 数据选择器 串串 并转换 数据分配器并转换 数据分配器 2 6 数据选择器和分配器数据选择器和分配器 接收接收 0 1 1 0 在发送端和接收端不需要在发送端和接收端不需要 数据数据 并并 串串 或或 串串 并并 转换装置 转换装置 但每位数据各占一条传输线 当但每位数据各占一条传输线 当 传送数据位数增多时 成本较高 传送数据位数增多时 成本较高 且很难实现 且很难实现 2 6 1 数据选择器数据选择器 能够从多路数据输入中选择一路作为输出的电路能够从多路数据输入中选择一路作为输出的电路 一 一 4 选选 1 数据选择器数据选择器 输输 入入 数数 据据 输输 出出 数数 据据 选择控制信号选择控制信号 A0 Y 4选选1 数据选择器数据选择器 D0 D3 D1 D2 A1 1 工作原理工作原理 0 0 0 1 1 0 1 1 D0 D1 D2 D3 D0 0 0 D0 D A1 A0 2 真值表真值表 D1 0 1 D2 1 0 D3 1 1 Y D1 D2 D3 3 函数式函数式 013012011010 AADAADAADAADY 3 函数式函数式 013012011010 AADAADAADAADY 4 逻辑图逻辑图 33221100 DmDmDmDm 1 1 1 Y A1 1 A0 D0 D2 D3 0 0 0 1 1 0 1 1 D0 D1 D2 D3 二 集成数据选择器二 集成数据选择器 1 8 选选 1 数据选择器数据选择器 74151 74LS151 74251 74LS251 引引 脚脚 排排 列列 图图 功功 能能 示示 意意 图图 选通控制端选通控制端 S VCC 地地 1 3 2 4 5 6 7 8 16 15 14 13 12 11 10 9 74LS151 D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y S MUX D7 A2 D0 A0 A1 S Y Y 禁止禁止 使能使能 1 0 0 0 0 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 A2 A0 地址端地址端 D7 D0 数据输入端数据输入端 数据输出端数据输出端 YY 012701210120 AAADAAADAAADY 选择器被禁止 选择器被禁止时时当当 1 S 选择器被选中 使能 选择器被选中 使能时时当当 0 S 1 0 YY 2 集成数据选择器的扩展集成数据选择器的扩展 两片两片 8 选选 1 74151 16 选选 1数据选择器数据选择器 A2 A1 A0 A3 D15 D8 1 Y 1 S 74151 2 D7 A2 D0 EN A0 A1 Y Y2 D7 D0 74151 1 D7 A2 D0 EN A0 A1 S Y Y1 低位低位 高位高位 0 禁止禁止 使能使能 0 7 0 D0 D7 D0 D7 1 使能使能 禁止禁止 D8 D15 0 D8 D15 0 四片四片 8 选选 1 74151 32 选选 1 数据选择器数据选择器 1 2 74LS139 S A4 A 3 A2 A 1 A0 Y 74LS139 双双 2 线线 4 线译码器线译码器 74151 4 D7 A2 D0 EN A0 A1 S4 Y3 74151 1 D7 A2 D0 EN A0 A1 D0 S1 Y0 74151 2 D7 A2 D0 EN A0 A1 S2 Y1 74151 3 D7 A2 D0 EN A0 A1 S3 Y2 D7 D8 D15 D16 D23 D24 D31 1 1 1 1 1 0 7 禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 0 1 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 0 1 1 D0 D7 D8 D15 D16 D23 D24 D31 1 1 0 1 1 0 1 1 0 1 1 1 34 A A 1 2 3 4 输出信号输出信号 0 0 工工 禁禁 禁禁 禁禁 70 DD 0 1 禁禁 工工 禁禁 禁禁 158 DD 1 0 禁禁 禁禁 工工 禁禁 2316 DD 1 1 禁禁 禁禁 禁禁 工工 3124 DD 译码器输出译码器输出 00 Y 01 Y 02 Y 03 Y 真值表真值表 使用 使用 74LS139 双双 2 线线 4 线译码器 线译码器 3 4 2 数据分配器数据分配器 将将 1 路输入数据 根据需要分别传送到路输入数据 根据需要分别传送到 m 个输出端个输出端 一 一 1 路路 4 路数据分配器路数据分配器 数据输入数据输入 数据输出数据输出 选择控制选择控制 0 0 0 1 1 0 1 1 1 A 0 A 3210 YYYY D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D 01AAD 0 1AAD 0 1 AAD 01A AD Y0 Y1 Y2 Y3 1 A1 1 A1 D D A0 1 路路 4 路路 数据分配器数据分配器 Y0 Y3 Y1 Y2 A1 真真 值值 表表 函函 数数 式式 逻辑图逻辑图 二 集成数据分配器二 集成数据分配器 用用 3 线线 8 线译码器可实现线译码器可实现 1 路路 8 路数据分配器路数据分配器 数据输出数据输出 S1 数据输入 数据输入 D 32使能控制端使能控制端 SS 数据输出 数据输出 70DYY 地址码地址码 数据输入数据输入 任选一路任选一路 实现数据分配器的功能实现数据分配器的功能 时时 0 32 SS S2 数据输入 数据输入 D 数据输出 数据输出 70DYY 2 1 使能控制端使能控制端 SS 实现数据分配器的功能实现数据分配器的功能 时时 0 1 2 1 SS 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3 7 组合电路中的竞争冒险组合电路中的竞争冒险 3 7 1 竞争冒险的概念及其产生原因竞争冒险的概念及其产生原因 一 竞争冒险的概念一 竞争冒险的概念 在组合逻辑电路中 当输入信号改变状态时 输出端可能在组合逻辑电路中 当输入信号改变状态时 输出端可能 出现虚假信号出现虚假信号 过渡干扰脉冲过渡干扰脉冲的现象 叫做竞争冒险 的现象 叫做竞争冒险 二 产生竞争冒险的原因二 产生竞争冒险的原因 1 原因分析原因分析 A B Y 0 1 1 0 A B Y 信号信号 A B 不可能突变 需要经不可能突变 需要经 历一段极短的过渡时间 而门电路历一段极短的过渡时间 而门电路 的传输时间也各不相同 故当的传输时间也各不相同 故当A B同时改变状态时可能在输出端产同时改变状态时可能在输出端产 生虚假信号 生虚假信号 2 电路举例电路举例 Y3 Y1 Y2 Y0 A 1 B 1 A 2 位二进制译码器位二进制译码器 B AB BA BA BA 假设信号假设信号 A 的变化规律如的变化规律如 表中所示表中所示 A B 0 0 0 1 1 0 1 1 BA BA AB 1 1 1 0 0 1 0 0 1 0 0 0 0 0 0 1 产生干扰脉冲的时间 产生干扰脉冲的时间 10 01 BA 01 10 BA 2 7 2 消除竞争冒险的方法消除竞争冒险的方法 一 引入封锁脉冲一 引入封锁脉冲 Y3 Y1 Y2 Y0 A 1 B 1 A B A B A B P1 存在的问题 存在的问题 对封锁脉冲的宽度和产生时间有严格的要求 对封锁脉冲的宽度和产生时间有严格的要求 P1 t Y3 Y1 Y2 Y0 A 1 B 1 A B A B A B 存在的问题 存在的问题 三 接入滤波电容三 接入滤波电容 Cf Cf 输出波形的边沿变坏 输出波形的边沿变坏 四 修改逻辑设计增加冗余项四 修改逻辑设计增加冗余项 A B C A G1 G2 G4 G3 Y G5 A BC 0 1 00 01 11 10 1 1 1 0 0 1 0 0 CAABY 例如 例如 BCCAABY CA AB BC 由于修改设计方案得当 收到了较好的效果 由于修改设计方案得当 收到了较好的效果 2 8 1 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数 一 基本原理和步骤一 基本原理和步骤 1 原理 原理 选择器输出为标准与或式 含地址变量的全部最小项 例如选择器输出为标准与或式 含地址变量的全部最小项 例如 而任何组合逻辑函数都可以表示成为最小项之和的形式 故而任何组合逻辑函数都可以表示成为最小项之和的形式 故 可用数据选择器实现 可用数据选择器实现 013012011010 AADAADAADAADY 4 选选 1 01270120 AAADAAADY 8 选选 1 2 8 用用 MSI 实现组合逻辑函数实现组合逻辑函数 2 步骤步骤 1 根据根据 n k 1 确定数据选择器的规模和型号确定数据选择器的规模和型号 n 选择器选择器地址码地址码 k 函数的函数的变量个数变量个数 2 写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式 3 对照比较确定选择器各个输入变量的表达式对照比较确定选择器各个输入变量的表达式 4 根据采用的根据采用的数据选择器数据选择器和和求出的表达式求出的表达式画出连线图画出连线图 二 应用举例二 应用举例 例例 2 8 1 用数据选择器实现函数用数据选择器实现函数 解解 2 标准与或式标准与或式 ABCCABCBABCAF ACBCABF 1 n k 1 3 1 2 可用可用 4 选选 1 数据选择器数据选择器 74LS153 数据选择器数据选择器 013012011010 AADAADAADAADY 3 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系 令令 A1 A A0 B 01 BAABCBACBAF 则则 D0 0 D1 D2 C D3 1 方法一 公式法方法一 公式法 ABDBADBADBADY 3210 F A B Y 1 2 74LS153 D3 D2 D1 D0 A1 A0 ST 1 C 4 画连线图画连线图 4 画连线图画连线图 与方法一相同与方法一相同 方法二 图形法方法二 图形法 按按 A B 顺序写出函数的标准与或式顺序写出函数的标准与或式 ABCCABCBABCAF 令令 A1 A A0 B 则则 D0 0 D1 D2 C D3 1 例例 2 8 1 用数据选择器实现函数用数据选择器实现函数 3 4 5 6 7 8 9 10 12 14 Zm 解解 2 函数函数 Z 的标准与或式的标准与或式 DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 选选 1 012701210120 AAADAAADAAADY 3 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系 1 n k 1 4 1 3 若令若令 A2 A A1 B A0 C 4 画连线图画连线图 则则 D2 D3 D4 1 D0 0 用用 8 选选 1 数据选择器数据选择器 74LS151 Z A B C 1 D D 1 D1 D DmDmDm mmmDmZ 765 4321 111 0 0 m DDDD 765 Y 74LS151 D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0 S 2 8 2 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数 一 基本原理与步骤一 基本原理与步骤 1 基本原理 基本原理 二进制译码器又叫变量译码器或最小项二进制译码器又叫变量译码器或最小项 译码器译码器 它的它的输出端提供了其输入变量的输出端提供了其输入变量的 全部最小项全部最小项 7210 YA A A 0210 YA A A 1210 YA A A 0 1 32 1 SSS 0m 1m 7m 任何一个函数都可以任何一个函数都可以 写成最小项之和的形式写成最小项之和的形式 74LS138 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C G2B G2A G1 2 基本步骤基本步骤 1 选择集成二进制译码器选择集成二进制译码器 2 写函数的标准与非写函数的标准与非 与非式与非式 3 确认变量和输入关系确认变量和输入关系 例例 2 8 2 用集成译码器实现函数用集成译码器实现函数 ACBCABZ 3 1 三个输入变量 三个输入变量 选选 3 线线 8 线译码器线译码器 74LS138 2 函数的标准与非函数的标准与非 与非式与非式 CBABCACABABCZ 3 7653 mmmm 7653mmmm 4 画连线图画连线图 解解 4 画连线图画连线图 3 确认变量和输入关系确认变量和输入关系 CABAAA 012 令令 33567 ZY Y Y Y CBABCACABABCZ 3 7653mmmm 则则 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Z3 A B C 1 在输出端需增加一个与非门在输出端需增加一个与非门 第二章第二章 小结小结 一 组合逻辑电路的特点一 组合逻辑电路的特点 组合逻辑电路是由各种门电路组成的组合逻辑电路是由各种门电路组成的没有记忆功没有记忆功 能能的电路 它的特点是任一时刻的输出信号只取决于的电路 它的特点是任一时刻的输出信号只取决于 该时刻的输入信号 而与电路原来所处的状态无关 该时刻的输入信号 而与电路原来所处的状态无关 逻辑图逻辑图 逻辑表达式逻辑表达式 化简化简 真值表真值表 说明功能说明功能 二 组合逻辑电路的分析方法二 组合逻辑电路的分析方法 三 组合逻辑电路的设计方法三 组合逻辑电路的设计方法 逻辑抽象逻辑抽象 列真值表列真值表 写表达式写表达式 化简或变换化简或变换 画逻辑图画逻辑图 练习练习 写出图中所示电路的逻辑表达式 说明其功能写出图中所示电路的逻辑表达式 说明其功能 A B Y 1 1 1 1 解解 1 逐级写出输出逻辑表达式逐级写出输出逻辑表达式 BA BAA BAB BABBAAY 2 化简化简 BABBAAY BAAB 3 列真值表列真值表 BA Y 0 0 0 1 1 0 1 1 1 0 0 1 4 功能功能 输入信号相同时输入信号相同时 输出为输出为1 否则为 否则为0 同或同或 四 常用中规模集成组合逻辑电路四 常用中规模集成组合逻辑电路 1 加法器 加法器 实现两组多位二进制数相加的电路 实现两组多位二进制数相加的电路 根据进位方式不同 可分为串行进