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文档简介

4位10进制计数显示模块设计一、实验目的：设计4位10进制计数显示模块。二、实验要求：（1）、叙述设计思想；（2）、4位10进制计数显示模块的VHDL描述；（3）、画出顶层VHDL文件的图形描述；（4）、调试程序、下载到实验板验证设计的正确性。三、实验步骤1、设计思路4位10进制计数显示要实现四位数有0000开始，没过1s自动加1，并且可以循环计数。同时，有使能端（ENA）可以控制暂停计数和继续计数，有复位端（RST）可以是四位数复位（0000）。要实现这个功能需要用到6个主要元件：分频器、计数器、数码管显示译码器、段控制元件、位选择元件和动态扫描元件。过程如下图图1所示。通过动态扫描元件和位选择元件，将4个数码管显示的数不断刷新。通过数码管显示译码器译码，并且输出显示通过段控制元件选择不同位的数输出通过计数器进行十进制计数通过分频器产生1s的时钟信号图12、实验各个模块的VHDL描述：（1）、分频器元件的VHDL语言（2）、十进制计数器元件的VHDL语言（3）、动态扫描元件的VHDL语言（4）、位控制元件的VHDL语言（5）七段数码显示译码器VHDL语言（6）、段控制元件的VHDL语言3、顶层VHDL文件的图形描述4、调试程序、下载到实验板验证设计的正确性。通过对程序进行调试和引脚合理的分配之后，将程序下载到实验板上，实验结果与预期的一样。四、实验体会通过该次实验，对VHDL语言的基本用法和作用有了更深入的理解，运用起来更加熟练；同时，通过元件生成和顶层文件的图形描述，使我对quartus II软
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